载板制程封装介绍
芯片封装工艺过程简介
SMT SMT
Company Logo
IC Package （IC的封装形式）
• 按封装外型可分为：
SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等；
封装形式和工艺逐步高级和复杂
• 决定封装形式的两个关键因素:
封装效率。芯片面积/封装面积，尽量接近1:1； 引脚数。引脚数越多，越高级，但是工艺难度也相应增加；
Key Words：
Capillary：陶瓷劈刀。W/B工艺中最核心的一个Bonding Tool，内部为 空心，中间穿上金线，并分别在芯片的Pad和Lead Frame的Lead上形 成第一和第二焊点；
EFO：打火杆。用于在形成第一焊点时的烧球。打火杆打火形成高温， 将外露于Capillary前端的金线高温熔化成球形，以便在Pad上形成第一 焊点（Bond Ball）；
IC Package种类很多，可以按以下标准分类：
• 按封装材料划分为： 金属封装、陶瓷封装、塑料封装
• 按照和PCB板连接方式分为： PTH封装和SMT封装
• 按照封装外型可分为： SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等；
IC Package （IC的封装形式）
• 按封装材料划分为：
FOL– Wire Bonding 引线焊接
※利用高纯度的金线（Au） 、铜线（Cu）或铝线（Al）把 Pad 和 Lead通过焊接的方法连接起来。Pad是芯片上电路的外接 点，Lead是 Lead Frame上的 连接点。 W/B是封装工艺中最为关键的一部工艺。
FOL– Wire Bonding 引线焊接
Wafer Mount 晶圆安装
Wafer Saw 晶圆切割
浅谈集成电路封装环节的IC载板
封装基板作为芯片封装的核心材料，一方面能够保护、固定、支撑芯片，增强芯片导热散热性能，保证芯片不受物理损坏，另一方面封装基板的上层与芯片配，以及沟通芯片内部与外部电路等功能。
IC 载板性能优良，应用占比持续提升。
与常规 PCB 板相比，封装基板线宽、线距更小，板子尺寸更小，能达到主流芯片的严苛要求。
线宽/线距50μm/50μm 属于PCB 高端产品，而封装基板制造领域，线宽/线距在30μm/30μm 以内属于常规产品。
随着技术朝高密度、高精度发展，高端产品封装基板在PCB板中占比也逐步提升。
根据prismark，2000 年封装基板在PCB板中占比8.43%，2020年封装基板占比为15.68%，预测至2026 年，封装基板占比将达到21.11%，占比稳步提升。
IC 载板主要用于集成电路封装环节，是封装环节价值量最大的耗材。
根据中研网，IC 载板在中低端封装中占材料成本的40~50%，在高端封装中占70~80%。
原材料可分为结构材料（树脂、铜箔、绝缘材等）、化学品（干膜、油墨、金盐、光阻、蚀刻剂、显影剂）以及耗材（钻头）。
其中，树脂、铜箔、铜球为占IC 载板成本比重最大的原材料，比分别为35%，8%，6%。
根据华经产业研究院数据，IC 载板下游主要应用于移动终端（26%）、个人电脑（21%）、通讯设备（19%）、存储（13%）、工控医疗（8%）、航空航天（7%）、汽车电子（6%）。
从产业链上来看，IC 载板运用于集成电路封装阶段。
电子封装是器件到系统的桥梁，这一环节极大影响力微电子产品的质量和竞争力。
随着半导体技术的发展，IC 载板的特征尺寸不断缩小、集成度不断提高，相应的IC 封装向着超多引脚、窄节距、超小型化方向发展。
根据《中国半导体封装业的发展》，迄今为止全球集成电路封装技术一共经历了五个发展阶段。
当前，全球封装行业的主流技术处于以CSP、BGA 为主的第三阶段，并向以系统级封装（SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第五阶段封装技术迈进。
IC载板~1
IC 载板市场与技术三4.4 工艺与设备特点4.4.1设计因素IC载板的设计完全是为符合芯片与封装方式的要求,有关电路布线与互连是由IC设计师们所完成的,对于制造者更关注的是与IC载板制造密切相关的设计因素. 在当前数字化时代所追求的PCB (包括常规PCB和IC载板)是轻薄短小高速化高密度化和多功能化,具体为薄型细线小孔尺寸精确与性能稳定,以及低成本化.设计考虑因素主要有板子功能性,可生产加工性,产品可测试性,经济成本性. 板子功能首先是电性能,涉及到绝缘介质的电性能,信号传输线安排防止干扰等;其次是安装适用性和耐环境可靠性,涉及结构尺寸端点连接耐热耐湿等,这些很大因素取决于基板材料. 可生产加工性是使设计要求与生产条件相匹配,如要有适合的材料,细线宽/线距及微小孔加工能力等. 产品可测试性对于BGA/CSP载板十分必要,产品的复杂性无法用人工目测或简单仪器鉴别,为保证产品质量设计时对性能指标就应有相应检测手段. 经济成本性这是批量生产与市场竞争必需条件.在IC载板结构上最大特点是微通孔(Micro Via). 如图4下表9 列出了芯片尺寸端子节距有关输出入端子数. 芯片边上端子数是按相应的芯片尺寸与端子节距计算的,端子间可布设引线数也可作相应计算.表9 IC载板的设计参数[引自电子技术 2001/6 ]参数项目 2001 2002 2003 2004 2005 2008 2011倒芯片端点节距(m) 175 175 150 150 130 115 100连接盘大小(m) 88 88 75 75 65 58 50芯片尺寸 (mm/边)经济性能型13 14 15 15 15 15 16高性能型18 18 18 19 19 21 22阵列规模=沿芯片边沿端点数经济性能型(最多) 75 79 98 100 118 133 164经济性能型(常规要求) 35 37 39 41 43 50 59高性能型(最多) 101 103 123 126 148 180 221高性能型(常规要求) 52 55 58 61 65 77 91外部行列通路数(取决于输出层数要求)经济性能型 5 5 4 5 5 5 6高性能型8 8 8 8 8 9 10输出要求有效的总布线密度 (cm/cm2 )经济性能型 286 286 267 333 385 435 600高性能型 457 457 533 533 615 783 1000基板上布线(节距通路间3条线)线路宽度(m) 29.2 29.2 32.1 25.0 21.7 19.2 13.6 线路间距(m) 29.2 29.2 32.1 25.0 21.7 19.2 13.6基板上布线(节距通路间6条线)线路宽度(m) 17.5 17.5 15.0 15.0 13.0 10.1 7.9线路间距(m) 17.5 17.5 15.0 15.0 13.0 10.1 7.94.4.2 图形制作印制板线路形成的基本方法有三大类,即全加成法半加成法减去法. 在常规印制板生产中主要采用减去法,而IC载板生产这三类工艺都有采用,目前采用半加成法的较多些. 然而这三类工艺中都涉及到图形转移成像技术.IC载板的线路图形都是精细线条, 采用光致成像技术. 光致成像技术涉及到光致抗蚀剂材料,有干膜型和液态型正性和负性水(弱碱性)显影型和有机溶剂显影型等区分;涉及到曝光设备和光源,有平行光和非平行光紫外光和激光等区分. 而以图像转移方式区别主要技术如下.(1) 接触印制成像(Contact Printing) 这是目前印制板生产通用的技术,采用照相底版覆盖在已有光致抗蚀层基板表面,照射紫外光曝光, 照相底版与有光致抗蚀层基板表面之间是通过抽真空而紧密接触的. 这种方式由于照相底版厚度和光源散射等因素,形成图形线条到2 mil 可说是极限了.(2) 激光投影成像(LPI: Laser Projection Imaging) 这是应用准分子激光源照射照相底版,透射的光再投影到已有光致抗蚀层基板表面,感光出线路图形. 该装置的强力激光经过折射系统后投影到基板的是平行光,因此照相底版与基板是不接触的,又能保持图形精度. 如用30m 厚的光致干膜能产生线宽/线距为35/35m的图形,若用13m厚的液态光致抗蚀刻能产生线宽/线距为10/10m的图形,(3) 激光直接成像(LDI: Laser Direct Imaging) 这是应用聚焦的激光束按程序扫描,使已有光致抗蚀层基板表面曝光产生线路图形. 这过程不需要照相底版,类似于激光绘图机由计算机程序扫描出线路图形. 由于不用照相底版,也就不存在照相底版引起的收缩变形定位偏差和疵点等问题.另外,有激光直接刻板工艺(Laser Direct Structuring Process),其原理与LDI相似, 但是采用锡为图形转移的抗蚀层,而非光致抗蚀剂. 其工艺是在基板面铜层上化学浸锡,经激光束扫描使锡层和极少铜层气化,形成线路图形,留下锡层是以后化学蚀刻铜时的抗蚀层.(4) 步进重复成像(Step and Repeat Imaging) 这是将整块在制板分成若干单元,使成像面积大小(最大5 ~6 in 2 )与单块或多块IC载板面积相一致. 再利用紫外光通过反射到照相底版,透过照相底版和透射镜,把图形投影在基板上一个单元部位,分步重复进行就形成全板面光致抗蚀层曝光. 此方法照相底版与基板也不接触,在小面积内投射光也近似平行光,确保图形精度. 只是分步曝光速度慢产能低.表10 几种光致成像方法的比较成像方法接触印制成像激光投影成像激光直接成像步进重复成像光源汞弧灯准分子激光氩离子激光汞弧灯散射光 , 平行光UV激光照相底版类型聚酯或玻璃(接触) 聚酯或玻璃(投影) (不用) 聚酯或玻璃(投影) 线条分辨力75m, 38m 2.5m 50m 7.5m定位精确度约25m ,约8m 优(约1m) 尚好(约12m) 好(约2.5m) 生产效率大板面,大批量大板面,大批量快速,小批量小面积,中批量设备成本(单价) $20 ~80万元 $50 ~120万元 $50 ~150万元 $40 ~100万元细线条线路图形成像后,半加成法与减去法都有化学蚀刻完成图形. 蚀刻过程与常规印制板加工相同,但为实现细线条需要考虑以下几点: a.应是厚度均匀的薄铜层,被蚀刻铜层厚度应小于线路间距的1/2; 蚀刻剂稳定性好,有护岸效应使侧蚀极小,并与抗蚀剂相匹配; 蚀刻设备状态佳,有较高喷淋压力和均匀摆动,并用汇流排液方式减少水池效应.在图形转移中光致抗蚀剂材料无疑是个重要因素. 无论是干膜型和液态型除了感光性外,要与基板有好的粘附力,并能薄型化. 抗蚀膜层薄可提高解像力实现细线条.另外, 在图形转移中环境条件也极其重要. 需要有恒定温湿度环境外,更需要有洁净环境.在半导体制造中以最小线宽的1/5 ~1/10尘埃为净化对策,那么若印制板L/S=25/25m,不允许有5m以上尘埃,达到ISO 4级(相当100级).4.4.3微通孔形成IC载板的高密度化,除了细线条外就是微通孔. 微通孔加工方法有多种多样,在IPC/JPCA –2315 HDI板和微通孔设计指南标准中介绍了10种微通孔加工方法. 而常用的是机械钻孔光致成孔激光穿孔和等离子蚀孔. 其中又以激光穿孔应用最多,几乎将近占80 %;其次光致成孔约占15 %.微通孔(Micro Via)是指孔径小于0.15mm的互连金属化孔,孔的结构有埋孔盲孔和贯穿孔.埋孔又有两层导通埋孔或多层导通埋孔,盲孔也有两层导通盲孔或多层导通盲孔.激光穿孔是用一种准直光(激光)直射物体形成小孔.激光成孔原理是按激光波长能量不同分为光热烧蚀与光化学烧蚀. 光热烧蚀是指材料在吸收激光能量后,即被加热至熔化并蒸发掉形成小孔,在成孔孔壁留有炭化残渣. CO2 激光是属这种光热烧蚀, CO2 激光器激发出的是红外光和可见光热能. 光化学烧蚀是属紫外光区域的高光子能量破坏材料的分子链,使材料变成更小微粒逸出形成小孔,此孔壁没有产生炭化. UV-YAG激光器发出的是紫外线光,属这种光化学烧蚀成孔.CO 2 激光波长较长(约9m),树脂和玻璃都可吸收CO2 激光,可被加工出小孔. 而铜几乎不吸收CO2 激光,就不能在铜箔上直接加工出小孔. 据此CO2 激光成孔技术面对的工艺: a.树脂层直接成孔,面对的表面为涂布或层压的绝缘层,激光形成盲孔; b.铜面开窗孔后成孔,表面铜箔经掩膜和蚀刻露出树脂层孔点,再激光穿透树脂层形成盲孔; c.超薄铜箔直接成孔,表面铜箔很薄(5m以下)并经黑氧化处理提高对CO 2 激光能量吸收,这样CO2 激光就能穿透薄铜层及绝缘层形成小孔. CO2 激光的穿孔速度较快,效率高,相对成本低,所以应用较多. 不能直接穿透铜,既是缺点,也是容易实现盲孔的优点. 不足的是成孔中会有树脂残渣,在孔金属化前要去除玷污.UV-YAG激光波长短(约355nm),铜纤维布与树脂都能吸收此光能,因此可一次直接形成小孔,而且形成小孔较光洁干净无玷污. UV-YAG激光穿孔相对速度慢些,成本高些. 目前UV-YAG激光的应用量在增大.另外还有准分子(Excimer)激光具有宽的高强度光束,对铜纤维布与树脂都能穿透,成孔质量很好. 但因速度较慢,成本高,所以使用很少.光致成孔工艺在激光成孔前就应用,其关键是绝缘层为感光性树脂. 感光性绝缘树脂(液态或干膜状)涂覆于基板(芯板)后,用有孔点照相底版曝光,经显影就形成小孔.表11 几种激光法与光致成孔法加工性的比较成孔方法CO2 激光UV-YAG激光准分子激光光致成孔等离子体蚀孔加工孔径(m) 70 ~250 25 ~100 10 ~150 50以上70以上铜箔加工不可可可不可不可树脂加工可可可可可纤维布加工可可可不可可成孔品质后处理良优良良生产效率批量中低批量中加工成本中较高高低中4.4.4电镀微通孔要起到层间互连作用,孔内必须金属化导通. 还有积层表面若是没有铜箔的绝缘层,这就需要沉积导体层. 为达到这些要求是采用化学镀铜和电镀铜,基本工艺与常规PCB生产相同. IC载板的特殊性是: 基板薄,搬运操作易损坏; 有微通孔和盲孔,孔内电镀均一难达到; 实现细线条与细间距,必须板面镀层均匀和结合力好; 表面安装芯片,镀层必须平滑均匀.目前较多的是采用水平式直接电镀技术. 水平式直接电镀是把化学镀铜与电镀铜过程联合在一起,已达到薄板自动化传送,减少过程搬运中损坏. 水平传送对板子处理均匀性好,受化学溶液流动清洗阴阳极间距离及电流密度都能相同. 水平传送生产线从去毛刺去玷污化学镀铜与电镀铜成连续自动线,生产效率高.为保证盲孔电镀可靠及板面镀层均匀,在水平传送化学镀铜过程中改变以往浸渍式处理板子为溢水喷射式,各工序流体被强制循环或有超声波装置,确保小孔内清洁无气泡和湿润. 水平电镀铜过程中同样从流体力学角度强制溶液循环,与小孔内充分接触.要达到高厚径比的孔和微孔的孔内镀层厚度均匀及与板面厚度一致,从电镀理论来说是要提高电镀分散能力(Throwing Power),目前是在从三个方面努力改进. 一是电镀槽装置改进,无论时水平式或垂直式电镀,均从流体力学角度使新鲜溶液不断进入孔内,保持溶液离子分布均匀性,同时采用不溶性阳极; 二是电镀电源改进,将直流电源改为正反向周期性变换的脉冲电源,以改变板面与孔内的沉积速率; 三是调整溶液成份,特别是添加剂(光亮剂整平剂),通过添加剂抑制板面镀层沉积而相应提高了孔内镀层沉积速率.目前水平传送周期转向脉冲电镀(PPRP)是较成功的,既有水平传送是溶液喷流长处,又用大电流反向脉冲控制, Throwing Power达到90 %以上. 现还有应用不溶性阳极与无添加剂脉冲电镀,也有好的效果. 也有仍应用直流电源而通过电镀装置改进,采取电镀液喷流实现高厚径比的孔和微孔电镀的. 也有改进添加剂而取得好的微孔好效果,甚至做到硫酸铜电镀盲孔同时实现镀铜塞孔.4.4.5表面处理在IC载板生产过程中需要有二种表面处理过程,一是内层间叠合时为提高层间结合力而需要的内层表面处理; 另一种是表面导体端点和连接盘的表面处理.内层表面处理对象一是绝缘树脂层,要表面层平整,又有微观粗糙度. 这是使与后道沉积的铜层结合牢固,或者与再复合的绝缘层粘合可靠. 内层表面处理对象另一是铜线路层,使铜表面有微观粗糙度,与再复合的绝缘层结合可靠. 处理方法有化学清洗微蚀法机械研磨法化学机械结合法. 对仅铜线路层表面处理主要是化学方法,采取微蚀和黑氧化或棕氧化处理,鉴于这线路细铜层薄,处理过程也是细微的,都采用水平传送设备. 绝缘树脂层或含有铜线路的表面处理主要是化学机械结合法.为IC载板平整化提出化学机械平整(CMP)技术,这是在化学去氧化后再精细地机械研磨,再是化学清洗水洗和纯净水洗干燥. 机械研磨工具不可能是通常的砂轮或尼龙针刷,而是不织布纤维粘合细粒无机氧化硅与氧化铝的抛轮,研磨粒度在1000目以上,并向更细发展. IC载板在最后表面涂覆阻焊剂前,也是采取这种CMP处理.表面导体端点和连接盘的表面处理是在铜端点和连接盘表面涂/镀可焊的保护层,为了与芯片互连及在以后印制板上安装可靠. IC载板上安装连接采取的是焊锡熔焊(Solder Fusing或打线搭接(Wire Bonding)方法,要求连接盘平整可焊. 表面常用镍-金镀层,或无铅的锡银镀层,个别的用贵金属钯铑镀层等.连接盘镍-金镀层现主要应用化学镀镍浸金(ENIG)技术. 在铜面上化学镀镍溶液主盐是氯化镍或硫酸镍,以次磷酸钠为还原剂使已催化铜面产生镍,新生的镍有自身催化性可使镍层不断加厚,一般控制镍层厚度3 ~5m. 化学浸金是置换反应,由镍置换金,当镍层表面全部覆盖金后反应停止. 因此浸金层很薄,约0.05 ~0.1m. 化学镀镍浸金过程是在一条生产线上进行,经过酸洗微蚀催化(活化)和化学镀镍浸金. 对于BGA/CSP细间距载板,采用钯催化会发生间距内微量镍析出,影响板子电性能,因此在改用二甲胺甲硼烷(DMAB)为还原剂介决这问题. 镍层是可焊性关键,不应有黑镍现象.焊锡熔焊的安装连接盘上除镍-金镀层外,还常用无铅的锡或银镀层,并采用化学镀工艺.化学镀无需连接盘连通电,获得的镀层平整均匀性好. 纯锡层较软而易产生锡须,熔点较高,为与原有锡铅熔点相近,采用也是锡合金. 也有锡合金镀层有锡银锡铜锡铋锡锌锡钴等二元合金,以及锡银铜锡铋铜和锡锌铜等三元合金. 按美国JEDEC定义,焊料中铅含量重量比少于0.2 %是无铅,美国NEMI推荐的是锡银铜合金焊料,适合于235再流焊. 因此,化学镀锡银铜合金为佳. 同样有水平式化学镀锡设备,获得好的效果.4.4.6检测IC载板的检测如常规PCB那样包括外观电性能耐环境性等各方面,只是板子的高密度化势必有更高检测技术.外观检查BGA/CSP封装板是不可能单靠人工肉眼观察了,是采用自动观察检查(A VI: Automatic Visual Inspection)系统. 该系统是有光学系统,进行图像扫描摄取; 有计算机处理系统,分析图形正确性,找出各种缺陷; 有自动化系统,达到自动上料检测识别和下料等. 另外有为BGA/CSP封装板提供的新一代光学式自动外观检查(AOI)设备,比一般AOI分辨力高约10倍,解像度2m,适合于L/S=20/20m的细线条板检查.这种设备是输入CAD数据作为检查基准,采用CAD数据比较法(非照相版图形比较法)精确度高.电性能首先是通断路检测,测试原理与常规印制板相同,只是被测试密度高得多了. 用于BGA/CSP封装板通断路检测高效率的是自动接触式电路通断检测机,被测板子节距可小到30m,线宽/线距15/15m,检测时定位误差小于10m,所用夹具寿命可接触100万次. 还有简易些的是多针头的飞针测试机,在A B两面各有2根探针, 检测时定位精度5m以内,可测导线电阻范围0.001 ~399.9,读数精确度0.1m.有全自动裸板综合检查系统,将电气检测与外观检查相结合同步进行,以提高效率. 电气检查可选择测量时电压与电流,采用专用夹具,所测量电阻值从m到M分别设定. 外观检查是采用光学系统,检查内容包括缺损划痕针孔残余物异物分层剥落和偏位等缺陷.根据IC载板性能要求,还有许多检测项目. 如用精密读数测量仪,测量板子尺寸和孔径线宽等; 用X射线镀层测厚仪,检测表面镀层厚度; X射线分析计测仪测定无铅镀层(Sn-Ag Sn-Bi等)的成分与厚度; 时域反射仪(TDR)测量互连导线阻抗,自动阻抗测量机(TDR法)适合批量生产. 另外有环境试验,如热冲击耐焊性吸湿性和耐燃性等.。
BGA基板全制程简介
BT 树脂 (Bismaleimide Triazine Resin )
BT 树脂的全名为 bismaleimide - triazine resin(双顺丁烯酸酰亚 胺/三氮)，是一种热固性树脂 (thermosetting resin)，为以 上两种(B及T)成分之结合体，由 日本三菱瓦斯公司于1982年经由 Bayer公司技术指导后，使用连 续合成法进行商业化之量产，目 前全球仅其一家生产，产能为 250吨/年，因有鉴BGA之快速成 长，故1997年即投资24.5～32.7 百万美元增加生产线，使产能扩 充至600～700吨/年。
网印
Pre cure
网印
Pre cure
黄光室
UV cure
Post cure
显影
opening
曝光
UV
底 片
22
镀Ni/Au
电镀Ni/Au
清洁槽(除表
面油脂及异物)
酸洗
水洗
水洗
微蚀槽
(清洁铜面)
水洗
酸洗(清洁铜
面及预浸酸)
水洗
镀Ni 槽(电
镀Ni至所需厚 度)
水洗
预镀金槽(镀
上一层薄金作为 后镀金之介层)
4
BGA基板制造流程
发料烘烤
2 layer
蚀薄铜
4 layer
线路形成(内层)
钻孔
AOI自动光学检测 Deburr
绿漆
AOI自动光学检测
线路形成
镀Ni/Au
成型
O/S电测 出货
压合
镀铜
塞孔 (option) 终检
包装
5
发料烘烤
功能: ❖消除基板应力，防止板弯﹑ 板翘
❖安定尺寸，减少板材涨缩
allegro制作PCB封装详细讲解
目录目录 (1)第一章制作Pad (2)1.1概述 (2)1.2制作规则单面pad略 (6)1.3制作规则过孔pad略 (6)1.4制作异形单面pad (6)第二章制作封装 (7)2.1普通封装制作 (7)2.2制作机械（定位孔/安装孔）封装 (8)2.3导出封装 (9)第一章制作Pad1.1概述一、Allegro中的Padstack主要包括1、元件的物理焊盘1）规则焊盘（Regular Pad）。
有圆形、方形、椭圆形、矩形、八边形、任意形状（Shape)2）热风焊盘（Thermal Relief）。
有圆形、方形、椭圆形、矩形、八边形、任意形状（Shape)3）抗电边距（Anti Pad）。
用于防止管脚和其他网络相连。
有圆形、方形、椭圆形、矩形、八边形、任意形状（Shape)。
2、阻焊层（soldermask）：阻焊盘就是solder mask，是指板子上要上绿油的部分。
实际上这阻焊层使用的是负片输出，所以在阻焊层的形状映射到板子上以后，并不是上了绿油阻焊，反而是露出了铜皮。
通常为了增大铜皮的厚度，采用阻焊层上划线去绿油，然后加锡达到增加铜线厚度的效果。
3、助焊层（Pastemask）：机器贴片的时候用的。
对应着所以贴片元件的焊盘、在SMT加工是，通常采用一块钢板，将PCB上对应着元器件焊盘的地方打孔，然后钢板上上锡膏，PCB在钢板下的时候，锡膏漏下去，也就刚好每个焊盘上都能沾上焊锡，所以通常阻焊层不能大于实际的焊盘的尺寸。
用“<=”最恰当不过。
4、预留层（Filmmask）：用于添加用户自定义信息。
表贴元件的封装、焊盘，需要设置的层面以及尺寸5、Regular Pad：具体尺寸更具实际封装的大小进行设置。
推荐参照《IPC-SM-782A Surface Mount Design and Land Pattern Standard》。
6、Thermal Relief：通常要比规则焊盘尺寸大20mil，如果Regular Pad尺寸小于40mil，需要适当减小尺寸差异。
最全的芯片封装技术详细介绍（珍藏...
最全的芯片封装技术详细介绍（珍藏...封装，Package，是把集成电路装配为芯片最终产品的过程，简单地说，就是把Foundry生产出来的集成电路裸片（Die）放在一块起到承载作用的基板上，把管脚引出来，然后固定包装成为一个整体。
作为动词，“封装”强调的是安放、固定、密封、引线的过程和动作；作为名词，“封装”主要关注封装的形式、类别，基底和外壳、引线的材料，强调其保护芯片、增强电热性能、方便整机装配的重要作用。
(1)、芯片面积与封装面积之比为提高封装效率，尽量接近1：1；(2)、引脚要尽量短以减少延迟，引脚间的距离尽量远，以保证互不干扰，提高性能；(3)、基于散热的要求，封装越薄越好。
1、BGA|ball grid array也称CPAC(globe top pad array carrier)。
球形触点陈列，表面贴装型封装之一。
在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。
也称为凸点陈列载体(PAC)。
引脚可超过200，是多引脚LSI用的一种封装。
封装本体也可做得比QFP(四侧引脚扁平封装)小。
例如，引脚中心距为1.5mm的360引脚BGA仅为31mm见方;而引脚中心距为0.5mm的304 引脚QFP 为40mm 见方。
而且BGA不用担心QFP 那样的引脚变形问题。
该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，随后在个人计算机中普及。
最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。
现在也有一些LSI 厂家正在开发500 引脚的BGA。
BGA 的问题是回流焊后的外观检查。
美国Motorola公司把用模压树脂密封的封装称为MPAC，而把灌封方法密封的封装称为GPAC。
2、C-(ceramic)表示陶瓷封装的记号。
例如，CDIP 表示的是陶瓷DIP。
是在实际中经常使用的记号。
3、COB (chip on board)COB (chip on board)板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。
载板制程封装介绍
4. 無中介層， 壓模成型(Transfer Molding)
說明：先電鍍再上球， Sawing完後再封裝
5. 晶圓層級(Wafer-Level)
PI 聚亞矽氨
說明：所有封裝在Wafer完成後， 再Sawing
Unimicron Technology (SuZhou) Corp.
Do The Right Things. 13
Unimicron Technology (SuZhou) Corp.
Do The Right Things. 4
常見之封裝形式
二面出腳
DIP 挿件式 ( Dual In-Line Package )
四面出腳
PLCC ( Plastic Leaded Chip Carrier )
SOP SMD device ( Small Outline Package )
Chip
Single Chip Module
Unimicron Technology (SuZhou) Corp.
Chip
Chip
Chip
Chip
Multi Chip Module
Do The Right Things. 15
What is KGD?
＊ Known Good Die (KGD) is a which has been
1.0/1.27/1.5
Up / Down
Solder Column 10Sn / 90pb
1.0/1.27/1.5
Up / Down Metal Ball Solder / Gold
0.8/0.5
面積效率 7.2
5.3
4.5
(Chip=1)
Unimicron Technology (SuZhou) Corp.
刚挠印刷电路板及封装载板研发制造方案(二)
刚挠印刷电路板及封装载板研发制造方案一、实施背景随着科技的飞速发展，电子产品对高性能、小型化和轻量化的需求日益增强。
刚挠印刷电路板及封装载板作为电子产品中的关键部分，其性能直接影响到产品的整体质量和功能。
我国当前在这方面的技术研发与先进国家相比，还存在一定的差距。
因此，通过产业结构改革，提升刚挠印刷电路板及封装载板的研发和制造能力，对于我国电子产业的发展具有重要意义。
二、工作原理刚挠印刷电路板是一种将刚性电路板和挠性电路板结合在一起的复合板，具有高密度、高可靠性、优良的电性能和机械性能等特点。
而封装载板则主要用于封装芯片，提供电连接和保护功能。
1.刚性电路板部分：利用高分子树脂材料制备基板，通过光刻、刻蚀等手段制作出导电路径，利用电镀或化学镀的方式增加导电层，最后形成具有特定功能的刚性电路板。
2.挠性电路板部分：利用薄膜材料作为基板，同样通过光刻、刻蚀等手段制作出导电路径，利用电镀或化学镀的方式增加导电层，最后形成具有特定功能的挠性电路板。
3.封装载板部分：利用高分子材料制作出封装载体，将芯片封装在载体中，通过引脚或倒装焊等方式与外部电路连接，对芯片起到保护和电连接的作用。
三、实施计划步骤1.技术研究：开展刚挠印刷电路板及封装载板的相关技术研究，包括材料、制造工艺、设计方法等。
2.实验室建设：建立专门的实验室，购置必要的设备和仪器，为研发工作提供硬件保障。
3.方案设计：根据技术研究的结果，设计出具体的研发方案。
4.中试生产：在实验室条件下，进行小批量生产，验证方案的可行性和稳定性。
5.批量生产：经过中试生产的验证和改进后，进入批量生产阶段。
6.市场推广：将产品推向市场，接受用户的反馈和评价，持续改进和优化。
四、适用范围本方案适用于电子产品的制造领域，特别是对于需要高性能、小型化和轻量化的电子产品，如手机、笔记本电脑、平板电脑、数码相机等。
五、创新要点1.材料的创新：采用新的高分子树脂材料和其他薄膜材料，提高电路板的性能和可靠性。
一文看懂半导体制造工艺中的封装技术
一文看懂半导体制造工艺中的封装技术共读好书半导体制造工艺流程半导体制造的工艺过程由晶圆制造（Wafer Fabr ication）、晶圆测试（wafer Probe/Sorting)、芯片封装（Assemble）、测试（T est）以及后期的成品（Finish Goods）入库所组成。
半导体器件制作工艺分为前道和后道工序，晶圆制造和测试被称为前道（Front End）工序，而芯片的封装、测试及成品入库则被称为后道（Back End）工序，前道和后道一般在不同的工厂分开处理。
前道工序是从整块硅圆片入手经多次重复的制膜、氧化、扩散，包括照相制版和光刻等工序，制成三极管、集成电路等半导体元件及电极等，开发材料的电子功能，以实现所要求的元器件特性。
后道工序是从由硅圆片分切好的一个一个的芯片入手，进行装片、固定、键合联接、塑料灌封、引出接线端子、按印检查等工序，完成作为器件、部件的封装体，以确保元器件的可靠性，并便于与外电路联接。
半导体制造工艺和流程晶圆制造晶圆制造主要是在晶圆上制作电路与镶嵌电子元件（如电晶体、电容、逻辑闸等），是所需技术最复杂且资金投入最多的过程。
以微处理器为例，其所需处理步骤可达数百道，而且所需加工机器先进且昂贵。
虽然详细的处理程序是随着产品种类和使用技术的变化而不断变化，但其基本处理步骤通常是晶圆先经过适当的清洗之后，接着进行氧化及沉积处理，最后进行微影、蚀刻及离子植入等反复步骤，最终完成晶圆上电路的加工与制作。
晶圆测试晶圆经过划片工艺后，表面上会形成一道一道小格，每个小格就是一个晶片或晶粒（Die），即一个独立的集成电路。
在一般情况下，一个晶圆上制作的晶片具有相同的规格，但是也有可能在同一个晶圆上制作规格等级不同的晶片。
晶圆测试要完成两个工作：一是对每一个晶片进行验收测试，通过针测仪器（Probe）检测每个晶片是否合格，不合格的晶片会被标上记号，以便在切割晶圆的时候将不合格晶片筛选出来；二是对每个晶片进行电气特性（如功率等）检测和分组，并作相应的区分标记。
一文详解封装制程工艺
点就是制程能力。
SIP封装制程按照芯片与基板的连接方式可分为引线键合封装和倒装焊两种。
引线键合封装工艺工艺流程圆片→圆片减薄→圆片切割→芯片粘结→引线键合→等离子清洗→液态密封剂灌封→装配焊料球→回流焊→表面打标→分离→最终检查→测试→包装。
圆片减薄圆片减薄是指从圆片背面采用机械或化学机械（CMP）方式进行研磨，将圆片减薄到适合封装的程度。
随着系统朝轻薄短小的方向发展，芯片封装后模块的厚度变得越来越薄，因此在封装之前一定要将圆片的厚度减薄到可以接受的程度，以满足芯片装配的要求。
圆片切割圆片减薄后，可以进行划片。
较老式的划片机是手动操作的，现在一般的划片机都已实现全自动化。
无论是部分划线还是完全分割硅片，目前均采用锯刀，因为它划出的边缘整齐，很少有碎屑和裂口产生。
芯片粘结已切割下来的芯片要贴装到框架的中间焊盘上。
焊盘的尺寸要和芯片大小相匹配，若焊盘尺寸太大，则会导致引线跨度太大，在转移成型过程中会由于流动产生的应力而造成引线弯曲及芯片位移现象。
贴装的方式可以是用软焊料（指Pb-Sn 合金，尤其是含Sn 的合金）、Au-Si 低共熔合金等焊接到基板上，在塑料封装中最常用的方法是使用聚合物粘结剂粘贴到金属框架上。
引线键合在塑料封装中使用的引线主要是金线，其直径一般为0.025mm~0.032mm。
引线的长度常在1.5mm~3mm之间，而弧圈的高度可比芯片所在平面高 0.75mm。
键合技术有热压焊、热超声焊等。
这些技术优点是容易形成球形（即焊球技术），并防止金线氧化。
为了降低成本，也在研究用其他金属丝，如铝、铜、银、钯等来替代金丝键合。
热压焊的条件是两种金属表面紧紧接触，控制时间、温度、压力，使得两种金属发生连接。
表面粗糙（不平整）、有氧化层形成或是有化学沾污、吸潮等都会影响到键合效果，降低键合强度热压焊的温度在300℃~400℃，时间一为40ms（通常,加上寻找键合位置等程序，键合速度是每秒二线）。
超声焊的优点是可避免高温，因为它用20kHz~60kHz的超声振动提供焊接所需的能量，所以焊接温度可以降低一些。
芯片载板类载板专业名词简称
芯片载板类载板专业名词简称一、什么是SLPSLP中文简称类载板（SLP），是下一代PCB硬板，可将线宽/线距从HDI的40/50微米缩短到20/35微米，即最小线宽/线距将从HDI的40微米缩短到SLP的30微米以内，目前鹏鼎控股SLP已经可以做到25微米。
从制程上来看，SLP更接近用于半导体封装的IC载板，但尚未达到IC载板的规格，而其用途仍是搭载各种主被动元器件，因此仍属于PCB的范畴。
智能手机用SLP板，同样面积电子元器件承载数量可以达到HDI的两倍。
二、SLP出现的机遇受智能手机、平板电脑和穿戴设备等电子产品不断向智能化、小型化和功能多样化的发展趋势，PCB上需要搭载的元器件大幅度增加但要求的尺寸、重量、体积却不断缩小。
在这样的背景下，PCB导线宽度、间距，微孔盘的直径和孔中心距离，以及导体层和绝缘层的厚度要求都在不断下降，而传统HDI受限于制程难以满足以上要求。
因此堆叠层数更多、线宽线距更小、可以承载更多功能模组的SLP技术成为解决这一问题的必然选择。
PCB线宽/线距技术及导入时间演进用同样功能的PCB，SLP能够大幅度减小HDI板的面积和厚度，厚度减少约30%，面积减小约50%，能够为电子产品腾出更多空间发展新硬件或增加电池容量。
三、SLP技术SLP适配SIP封装技术，SLP需求的一大提升方向在于其与SIP封装技术的契合根据国际半导体路线组织（ITRS）的定义SIP （SysteminaPackage）即系统级封装技术，是多个具有不同功能的有源电子元件与可选无源器件，例如包括处理器、存储器、MEMS等功能芯片和光学器件等集成在一个封装内，实现一定功能的单个标准封装件，从而实现一个基本完整的功能，形成一个系统或者子系统的封装技术。
实现电子整机系统的功能通常有两种途径，包括统单芯片SOC （SystemonChip）与系统化封装SIP。
SOC是指将原本不同功能的IC，整合在一颗芯片中实现电子整机系统。
mems埋容埋阻封装载板及其制作工艺 概述及解释说明
mems埋容埋阻封装载板及其制作工艺概述及解释说明1. 引言1.1 概述本文旨在概述和解释MEMS埋容埋阻封装载板及其制作工艺。
MEMS（微机电系统）技术是目前快速发展的领域之一，通过将微小而复杂的器件集成到单个芯片中，实现了诸如传感器、执行器、微型机械系统等功能。
其中，MEMS埋容埋阻封装载板是一种常用于保护和封装MEMS器件的关键组成部分。
1.2 文章结构本文将按照以下结构进行介绍和解释。
首先，在引言部分对文章进行了整体概述，并明确了研究的目的。
接下来，在背景知识部分，我们将介绍MEMS技术和埋容埋阻封装载板的基本概念。
然后，在接下来的一节中，详细介绍了MEMS埋容埋阻封装载板制作工艺的各个步骤以及相关材料选择和准备工作。
随后，我们还将探讨检测与质量控制方法在制作过程中的重要性，并给出相关建议。
最后，在应用领域与前景展望部分，我们将讨论MEMS埋容埋阻封装载板在电子行业中的应用，并探讨其发展趋势和未来展望。
最后，我们将总结本文的研究成果并提出对于未来MEMS埋容埋阻封装载板制作工艺研究的建议。
1.3 目的本文的目的是为读者提供MEMS埋容埋阻封装载板及其制作工艺的全面概述。
通过深入解释相关概念、技术和方法，读者将能够了解该技术在保护和封装MEMS器件方面的重要性。
此外，通过探讨应用领域与前景展望，读者将对MEMS埋容埋阻封装载板在电子行业中的实际应用和未来发展有更清晰的认识。
希望本文能够为研究人员、工程师以及对MEMS技术感兴趣的人士提供参考，并为进一步深入研究和工程实践提供指导。
2. 背景知识：2.1 MEMS技术介绍:MEMS（Micro-Electro-Mechanical Systems），即微电子机械系统，是一种集成了微机电元件、微传感器以及微处理器等功能的集成电路系统。
它结合了微纳米制造技术、电子技术和机械工艺等多个学科领域的知识，可以实现对微小物体的控制、检测和加工。
MEMS技术主要包括两部分：传感器和执行器。
半导体封装制程简介
（Die Saw）晶片切割之目的乃是要將前製程加工完成的晶圓上一顆顆之芯片（Die）切割分離。
首先要在晶圓背面貼上蓝膜（blue tape）並置於鋼製的圆环上，此一動作叫晶圓粘片（wafer mount），如圖一，而後再送至晶片切割機上進行切割。
切割完後，一顆顆之芯片井然有序的排列在膠帶上，如圖二、三，同時由於框架之支撐可避免蓝膜皺摺而使芯片互相碰撞，而圆环撐住膠帶以便於搬運。
圖一圖二（Die Bond）粘晶（装片）的目的乃是將一顆顆分離的芯片放置在导线框架（lead frame）上並用銀浆（epoxy ）粘着固定。
引线框架是提供芯片一個粘着的位置+（芯片座die pad），並預設有可延伸ＩＣ芯片電路的延伸腳（分為內引腳及外引腳inner lead/outer lead）一個引线框架上依不同的設計可以有數個芯片座，這數個芯片座通常排成一列，亦有成矩陣式的多列排法。
引线框架經傳輸至定位後，首先要在芯片座預定粘着芯片的位置上点上銀浆（此一動作稱為点浆），然後移至下一位置將芯片置放其上。
而經過切割的晶圓上的芯片則由焊臂一顆一顆地置放在已点浆的晶粒座上。
装片完後的引线框架再由传输设备送至料盒（magazine）。
装片后的成品如圖所示。
引线框架装片成品胶的烧结烧结的目的是让芯片与引线框晶粒座很好的结合固定，胶可分为银浆（导电胶）和绝缘胶两种，根据不同芯片的性能要求使用不同的胶，通常导电胶在200度烤箱烘烤两小时；绝缘胶在150度烤箱烘烤两个半小时。
（Wire Bond）焊线的目的是將芯片上的焊点以极细的金或铜线（18~50um）連接到引线框架上的內引腳，藉而將ＩＣ芯片的電路訊號傳輸到外界。
當引线框架从料盒內傳送至定位后，应用電子影像处理技術來確定芯片上各個焊点以及每一焊点所相對應的內引腳上的焊點的位置，然後做銲線的動作。
銲線時，以芯片上的焊点为第一銲點，內接腳上的焊点為第二銲點。
首先將金線的尾线燒結成小球，而後將小球压銲在第一銲點上（此稱為第一銲，first bond）。
pcb元器件最全的封装详细介绍
史上最全的芯片封装介绍芯片封装，简单点来讲就是把Foundry生产出来的集成电路裸片（Die）放到一块起承载作用的基板上，再把管脚引出来，然后固定包装成为一个整体。
它可以起到保护芯片的作用，相当于是芯片的外壳，不仅能固定、密封芯片，还能增强其电热性能。
因此，封装对CPU和其他LSI集成电路而言，非常重要。
封装的类型，大致可以分为DIP双列直插和SMD贴片封装两种。
从结构方面，封装经历了最早期的晶体管TO（如TO-89、TO92）封装发展到了双列直插封装，随后由PHILIP公司开发出了SOP小外型封装，以后逐渐派生出SOJ （J型引脚小外形封装）、TSOP（薄小外形封装）、VSOP（甚小外形封装）、 SSOP （缩小型SOP）、TSSOP（薄的缩小型SOP）及SOT（小外形晶体管）、SOIC（小外形集成电路）等。
从材料介质方面，包括金属、陶瓷、塑料、塑料，很多高强度工作条件需求的电路如军工和宇航级别仍有大量的金属封装。
以下为小编整理的主流封装类型：常见的10大芯片封装类型1、DIP双列直插式封装DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。
采用DIP封装的IC有两排引脚，需要插入到具有DIP结构的芯片插座上。
当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。
DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装图DIP封装具有以下特点：1、适合在PCB(印刷电路板)上穿孔焊接，操作方便。
2、芯片面积与封装面积之间的比值较大，故体积也较大。
DIP是最普及的插装型封装，应用范围包括标准逻辑IC，存储器和微机电路等。
2、QFP/ PFP类型封装QFP/PFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式。
用这种形式封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。
IC制程与封装一些名词
IC制程与封装一些名词1、Active parts(Devices) 主动零件指半导体类之各种主动性集成电路器或晶体管,相对另有 Passive﹣Parts被动零件,如电阻器、电容器等.2、Array 排列,数组系指通孔的孔位,或表面黏装的焊垫,以方格交点式着落在板面上(即矩阵式)的数组情形.常见"针脚格点式排列"的插装零件称为 PGA(Pin Grid Array),另一种"球脚格点矩阵式排列"的贴装零件,则称为BGA(Ball Grid Array).3、ASIC 特定用途的集成电路器Application-Specific Integrated Circuit,如电视、音响、录放机、摄影机等各种专用型订做的 IC 即是.4、Axial-lead 轴心引脚指传统圆柱式电阻器或电容器,均自两端中心有接脚引出,用以插装在板子通孔中,以完成其整体功能.5、Ball Grid Array 球脚数组(封装)是一种大型组件的引脚封装方式,与 QFP的四面引脚相似,都是利用SMT锡膏焊接与电路板相连.其不同处是罗列在四周的"一度空间"单排式引脚,如鸥翼形伸脚、平伸脚、或缩回腹底的J型脚等;改变成腹底全面数组或局部数组,采行二度空间面积性的焊锡球脚分布,做为芯片封装体对电路板的焊接互连工具.BGA是 1986年Motorola公司所开发的封装法,先期是以 BT有机板材制做成双面载板(Substrate),代替传统的金属脚架(Lead Frame)对 IC进行封装.BGA最大的好处是脚距 (Lead Pitch)比起 QFP要宽松很多,目前许多QFP的脚距已紧缩到 12.5mil 甚至 9.8mil 之密距 (如 P5 笔记型计算机所用 Daughter Card 上 320 脚 CPU 的焊垫即是,其裸铜垫面上的焊料现采 Super Solder法施工),使得PCB的制做与下游组装都非常困难.但同功能的CPU若改成腹底全面方阵列脚的BGA方式时,其脚距可放松到 50 或60mil,大大舒缓了上下游的技术困难.目前BGA约可分五类,即:(1)塑料载板(BT)的 P-BGA(有双面及多层),此类国内已开始量产.(2)陶瓷载板的C-BGA(3)以TAB方式封装的 T-BGA(4)只比原芯片稍大一些的超小型m-BGA(5)其它特殊 BGA ,如 Kyocera 公司的 D-Bga (Dimpled) ,olin的M-BGA及 Prolinx公司的V-BGA等.后者特别值得一提,因其产品首先在国内生产,且十分困难.做法是以银膏做为层间互连的导电物料,采增层法(Build Up)制做的 V-BGA (Viper) ,此载板中因有两层厚达10mil以上的铜片充任散热层,故可做为高功率(5~6W)大型IC的封装用途.6、Bare Chip Assembly 裸体芯片组装从已完工的晶圆(Water)上切下的芯片,不按传统之 IC 先行封装成体,而将芯片直接组装在电路板上,谓之 Bare Chip Assembly.早期的 COB (Chip on Board)做法就是裸体芯片的具体使用,不过 COB 是采芯片的背面黏贴在板子上,再行打线及胶封.而新一代的 Bare Chip 却连打线也省掉,是以芯片正面的各电极点,直接反扣熔焊在板面各配合点上,称为 Flip Chip 法.或以芯片的凸块扣接在 TAB 的内脚上,再以其外脚连接在 PCB 上.此二种新式组装法皆称为 "裸体芯片" 组装,可节省整体成本约 30% 左右.7、Beam Lead 光芒式的平行密集引脚是指"卷带自动结合"(TAB)式的载体引脚,可将裸体芯片直接焊接在TAB的内脚上,并再利用其外脚焊接在电路板上,这种做为芯片载体的梁式平行密集排列引脚,称为 Beam Lead.8、Bonding Wire 结合线指从 IC 内藏的芯片与引脚整间完成电性结合的金属细线而言,常用者有金线及铝线,直径在 1-2mil之间.9、Bump 突块指各种突起的小块,如杜邦公司一种 SSD 制程(Selective Solder Deposit)中的各种 Solder Bump 法,即"突块"的一种用途(详见电路板信息杂志第 48 期P.72).又,TAB 之组装制程中,芯片(Chip)上线路面的四周外围,亦做有许多小型的焊锡或黄金"突块"(面积约 1μ2 ),可用以反扣覆接在 TAB 的对应内脚上,以完成"晶粒"(Chip)与"载板"(PCB)各焊垫的互连.此"突块"之角色至为重要,此制程目前国内尚未推广.10、Bumping Process凸块制程指在线路完工的晶圆表面,再制做上微小的焊锡凸块(或黄金凸块),以方便下游进行 TAB与Flip Chip等封装与组装制程.这种尺寸在1mm左右的微小凸块,其制作技术非常困难,国内至今尚未投入生产.11、C4 Chip Joint,C4芯片焊接利用锡铅之共融合金(63/37) 做成可高温软塌的凸球,并定构于芯片背面或线路正面,对下游电路板进行"直接安装"(DCA),谓之芯片焊接.C4为IBM公司二十多年前所开故的制程,原指"对芯片进行可控制软塌的芯片焊接"(Controlled Collapsed Chip Connection),现又广用于 P-BGA对主机板上的组装焊接,是芯片连接以外的另一领域塌焊法.12、Capacitance 电容当两导体间有电位差存在时,其介质之中会集蓄电能量,些时将会有"电容"出现.其数学表达方式C＝Q/V,即电容(法拉)＝电量(库伦)/电压(伏特).若两导体为平行之平板(面积 A),而相距 d,且该物质之介质常数(Dielectric Constant)为ε时,则C＝εA/d.故知当A、d不变时,介质常数愈低,则其间所出现的电容也将愈小.13、Castallation堡型集成电路器是一种无引脚大型芯片(VLSI)的瓷质封装体,可利用其各垛口中的金属垫与对应板面上的焊垫进行焊接.此种堡型 IC 较少用于一般性商用电子产品,只有在大型计算机或军用产品上才有用途.14、Chip Interconnection芯片互连指半导体集成电路(IC)内心脏部份之芯片(Chip),在进行封装成为完整零件前之互连作业.传统芯片互连法,是在其各电极点与引脚之间采打线方式 (Wire Bonding) 进行;后有"卷带自动结合"(TAB)法;以及最先进困难的"覆晶法" (Flip Chip).后者是近乎裸晶大小的封装法(CSP),精密度非常高.15、Chip on Board 芯片黏着板是将集成电路之芯片,以含银的环氧树脂胶,直接贴合黏着在电路板上,并经由引脚之"打线"(Wire Bonding)后,再加以适当抗垂流性的环氧树脂或硅烷(Silicone)树脂,将 COB 区予以密封,如此可省掉集成电路的封装成本.一些消费级的电子表笔或电子表,以及各种定时器等,皆可利用此方式制造.该次微米级的超细线路是来自铝膜真空蒸着(Vacuum Deposit),精密光阻,及精密电浆蚀刻(Plasma Etching)法所制得的晶圆.再将晶圆切割而得单独芯片后,并续使晶粒在定架中心完成焊装(Die Bond)后,再经接脚打线、封装、弯脚成型即可得到常见的 IC.其中四面接脚的大型 IC(VLSI)又称"Chip Carrier芯片载体",而新式的 TAB 也是一种无需先行封装的"芯片载体".又自 SMT 盛行以来,原应插装的电阻器及电容器等,为节省板面组装空间及方便自动化起见,已将其卧式轴心引脚的封装法,更改而为小型片状体,故亦称为片状电阻器 Chip Resistor ,或片状电容器 Chip Capacitor等.又,Chips是指钻针上钻尖部份之第一面切削刃口之崩坏,谓之Chips.16、Chip On Glass晶玻接装(COG) (芯片对玻璃电路板的直接安装)液晶显像器 (LCD) 玻璃电路中,其各ITO(Indium Tin Oxide)电极,须与电路板上的多种驱动 IC互连,才能发挥显像的功能.目前各类大型IC仍广采QFP封装方式,故须先将 QFP安装在PCB上,然后再用导电胶(如Ag/Pd膏、Ag膏、单向导电胶等) 与玻璃电路板互连结合.新开故的做法是把驱动用大型IC (Driver LSI)的Chip,直接用"覆晶"方式扣装在玻璃板的ITO电极点上,称为 COG法,是一很先进的组装技术.类似的说法尚有COF(Chip on Film)等.Conformal Coating 贴护层,护形完成零件装配的板子, 为使整片板子外形受到仔细的保护起见,再以绝缘性的涂料予以封护涂装,使有更好的信赖性.一般军用或较高层次的装配板,才会用到这种外形贴护层.17、Chip 晶粒、芯片、片状各种集成电路(IC)封装体的心脏位置处,皆装有线路密集的晶粒(Dies)或芯片(Chip),此种小型的"线路片",是从多片集合的晶圆(Wafer)上所切割而来.18、Daisy Chained Design菊瓣环设计指由四周"矩垫"紧密排列所组成之方环状设计,如同菊瓣依序罗列而成的花环.常见者如芯片外围之电极垫,或板面各式QFP之焊垫均是.19、Device 电子组件是指在一独立个体上,可执行独立运作的功能,且非经破坏无法再进一步区分其用途的基本电子零件.20、Dicing芯片分割指将半导体晶圆(Wafer),以钻石刀逐一切割成电路体系完整的芯片 (Chip)或晶粒(Die)单位,其分割之过程称为Dicing.21、Die Attach晶粒安装将完成测试与切割后的良好晶粒,以各种方法安装在向外互连的引线架体系上(如传统的Lead Frame或新型的 BGA载板),称为"安晶".然后再自晶粒各输出点 (Output)与脚架引线间打线互连,或直接以凸块(Bump)进行覆晶法 (Flip Chip)结合,完成 IC的封装.上述之"晶粒安装",早期是以芯片背面的镀金层配合脚架上的镀金层,采高温结合(T. C. Bond)或超音波结合 (U. C. Bond)下完成结合,故称为 Die Bond.但目前为了节省镀金与因应板面"直接晶粒安装"(DCA或COB)之新制程起见,已改用含银导热胶之接着,代替镀金层熔接,故改称为"Die Attach".22、Die Bonding 晶粒接着Die 亦指集成电路之心脏部份,系自晶圆(Wafer)上所切下一小片有线路的"晶粒",以其背面的金层,与定架(Lead Frame)中央的镀金面,做瞬间高温之机械压迫式熔接(Thermo CompressionBonding,T.C.Bonding).或以环氧树脂之接着方式予以固定,称为 Die Bond,完成 IC 内部线路封装的第一步.23、Diode 二极管为半导体组件"晶体管"(Transistor)之一种,有两端点接在一母体上,当所施加电压的极性大小不同时,亦将展现不同导体性质.另一种"发光二极管"可代替仪表板上各种颜色的发光点,比一般灯泡省电又耐用.目前二极管已多半改成 SMT 形式,图中所示者即为 SOT-23 之解剖图.24、DIP(Dual Inline Package)双排脚封装体指具有双排对称接脚的零件,可在电路板的双排对称脚孔中进行插焊.此种外形的零件以早期的各式 IC 居多,而部份"网状电阻器"亦采用之.25、Discrete Component 散装零件指一般小型被动式的电阻器或电容器,有别于主动零件功能集中的集成电路.26、Encapsulating 囊封、胶囊为了防水或防止空气影响,对某些物品加以封包而与外界隔绝之谓.27、End Cap 封头指 SMD 一些小型片状电阻器或片状电容器,其两端可做为导电及焊接的金属部份,称为End Cap.28、Flat Pack 扁平封装(之零件)指薄形零件,如小型特殊的 IC 类,其两侧有引脚平行伸出,可平贴焊接在板面,使组装品的体积或厚度得以大幅降低,多用于军品,是SMT的先河.29、Flip Chip覆晶,扣晶芯片在板面上的反扣直接结合,早期称为 Facedown Bonding,是以凸出式金属接点(如Gold Bump或Solder Bump)做连接工具.此种凸起状接点可安置在芯片上,或承接的板面上,再用 C4焊接法完成互连.是一种芯片在板面直接封装兼组装之技术 (DCA或COB).30、Four Point Twisting四点扭曲法本法是针对一些黏焊在板面上的大型QFP,欲了解其各焊点强度如何的一种外力试验法.即在板子的两对角处设置支撑点,而于其它两对角处施加压力,强迫板子扭曲变形,并从其变形量与压力大小关系上,观察各焊点的强度.31、Gallium Arsenide(GaAs) 砷化镓是常见半导体线路的一种基板材料,其化学符号为GaAs,可用以制造高速IC组件,其速度要比以硅为芯片基材者更快.32、Gate Array闸极数组,闸列是半导体产品的基本要素,指控制讯号入口之电极,习惯上称之为"闸".33、Glob Top圆顶封装体指芯片直接安装于板面(Chip-On-Board)的一种圆弧外形胶封体(Encapsulant) 或其施工法而言.所用的封胶剂有环氧树脂、硅树脂(Silicone,又称聚硅酮) 或其等混合胶类.34、Gull Wing Tead 鸥翼引脚此种小型向外伸出的双排脚,是专为表面黏装 SOIC 封装之用,系 1971 年由荷兰 Philips 公司所首先开发.此种本体与引脚结合的外形,很像海鸥展翅的样子,故名"鸥翼脚".其外形尺寸目前在 JEDEC 的MS-012 及 -013 规范下,已经完成标准化.35、Integrated Circuit(IC) 集成电路器在多层次的同一薄片基材上(硅材),布置许多微小的电子组件(如电阻、电容、半导体、二极管、晶体管等),以及各种微小的互连(Interconnection)导体线路等,所集合而成的综合性主动零件,简称为 I.C..36、J-Lead J 型接脚是 PLCC(Plastic Leaded Chip Carrier)"塑料晶(芯)片载体"(即 VLSI) 的标准接脚方式,由于这种双面接脚或四面脚接之中大型表面黏装组件,具有相当节省板子的面积及焊后容易清洗的优点,且未焊装前各引脚强度也甚良好不易变形,比另一种鸥翼接脚(Gull Wing Lead)法更容易维持"共面性"(Coplanarity),已成为高脚数SMD 在封装(Packaging)及组装(Assembly)上的最佳方式.37、Lead 引脚,接脚电子组件欲在电路板上生根组装时,必须具有各式引脚而用以完成焊接与互连的工作.早期的引脚多采插孔焊接式,近年来由于组装密度的增加,而渐改成表面黏装式 (SMD)的贴焊引脚.且亦有"无引脚"却以零件封装体上特定的焊点,进行表面黏焊者,是为 Leadless 零件.38、Known Good Die (KGD)已知之良好芯片IC之芯片可称为Chip或Die,完工的晶圆 (Wafer)上有许多芯片存在,其等品质有好有坏,继续经过寿命试验后 (Burn-in Test亦称老化试验),其已知电性良好的芯片称为 KGD.不过KGD的定义相当分歧,即使同一公司对不同产品或同一产品又有不同客户时,其定义也都难以一致.一种代表性说法是:「某种芯片经老化与电测后而有良好的电性品质,续经封装与组装之量产一年以上,仍能维持其良率在99. 5%以上者,这种芯片方可称KGD」.39、Lead Frame 脚架各种有密封主体及多只引脚的电子组件,如集成电路器(IC),网状电阻器或简单的二极管三极体等,其主体与各引脚在封装前所暂时固定的金属架,称成 Lead Frame.此词亦被称为定架或脚架.其封装过程是将中心部份的芯片(Die,或 Chip 芯片),以其背面的金层或银层,利用高温熔接法与脚架中心的镀金层加以固定,称为 Die Bond.再另金线或铝线从已牢固的芯片与各引脚之间予以打线连通,称为 Lead Bond.然后再将整个主体以塑料或陶瓷予以封牢,并剪去脚架外框,及进一步弯脚成形,即可得到所需的组件.故知"脚架"在电子封装工业中占很重要的地位.其合金材料常用者有 Kovar、Alloy 42 以及磷青铜等,其成形的方式有模具冲切法及化学蚀刻法等.40、Lead Pitch脚距指零件各种引脚中心线间的距离.早期插孔装均为 100mil的标准脚距,现密集组装SMT的QFP脚距,由起初的 50mil一再紧缩,经 25mil、 20mil、16mil、12. 5mil至9.8mil等.一般认为脚距在 25mil (0.653mm)以下者即称为密距(Fine Pitch).41、Multi-Chip-Module (MCM) 多芯片(芯片)模块这是从 90 年才开始发展的另一种微电子产品,类似目前小型电路板的IC卡或Smart卡等.不过 MCM所不同者,是把各种尚未封装成体的IC,以"裸体芯片"(Bare Chips)方式,直接用传统"Die Bond"或新式的Flip Chip 或TAB 之方式,组装在电路板上.如同早期在板子上直接装一枚芯片的电子表笔那样,还需打线及封胶,称为COB(Chip On Bond)做法.但如今的 MCM 却复杂了许多,不仅在多层板上装有多枚芯片,且直接以"凸块"结合而不再"打线".是一种高层次 (High End) 的微电子组装.MCM的定义是仅在小板面上,进行裸体芯片无需打线的直接组装,其芯片所占全板面积在 70%以上.这种典型的MCM共有三种型式即(目前看来以D型最具潜力): MCM-L:系仍采用PCB各种材质的基板(Laminates),其制造设傋及方法也与PCB完全相同,只是较为轻薄短小而已.目前国内能做IC卡,线宽在5mil孔径到 10 mil 者,将可生产此类MCM .但因需打芯片及打线或反扣焊接的关系,致使其镀金"凸块"(Bump)的纯度须达99.99%,且面积更小到1微米见方,此点则比较困难.MCM-C:基材已改用混成电路(Hybrid)的陶瓷板(Ceramic),是一种瓷质的多层板(MLC),其线路与Hybrid类似,皆用厚膜印刷法的金膏或钯膏银膏等做成线路,芯片的组装也采用反扣覆晶法.MCM-D:其线路层及介质层的多层结构,是采用蒸着方式(Deposited)的薄膜法,或Green Tape的线路转移法,将导体及介质逐次迭层在瓷质或高分子质的底材上,而成为多层板的组合,此种 MCM-D 为三种中之最精密者.42、OLB(Outer Lead Bond)外引脚结合是"卷带自动结合"TAB(Tape Automatic Bonding)技术中的一个制程站是指TAB 组合体外围四面向外的引脚,可分别与电路板上所对应的焊垫进行焊接,称为"外引脚结合".这种TAB组合体亦另有四面向内的引脚,是做为向内连接集成电路芯片(Chip 或称芯片)用的,称为内引脚接合(ILB),事实上内脚与外脚本来就是一体.故知TAB技术,简单的说就是把四面密集的内外接脚当成"桥梁",而以OLB 方式把复杂的IC芯片半成品,直接结合在电路板上,省去传统IC事先封装的麻烦.43、Packaging封装,构装此词简单的说是指各种电子零件,完成其"密封"及"成型"的系列制程而言.但若扩大延伸其意义时,那幺直到大型计算机的完工上市前,凡各种制造工作都可称之为"Interconnceted Packaging互连构装".若将电子王国分成许多层次的阶级制度时(Hierarchy),则电子组装或构装的各种等级,按规模从小到大将有:Chip(芯片、芯片制造),Chip Carrier(集成电路器之单独成品封装),Card(小型电路板之组装),及Board(正规电路板之组装)等四级,再加"系统构装"则共有五级.44、Passive Device(Component)被动组件(零件)是指一些电阻器(Resistor)、电容器(Capacitor),或电感器(Incuctor)等零件.当其等被施加电子讯号时,仍一本初衷而不改变其基本特性者,谓之"被动零件";相对的另有主动零件(Active Device),如晶体管(Tranistors)、二极管(Diodes)或电子管(Electron Tube)等.45、Photomask光罩这是微电子工业所用的术语,是指半导体晶圆(Wafer)在感光成像时所用的玻璃底片,其暗区之遮光剂可能是一般底片的乳胶,也可能是极薄的金属膜(如铬).此种光罩可用在涂有光阻剂的"硅晶圆片"面上进行成像,其做法与PCB很相似,只是线路宽度更缩细至微米(1~2μm)级,甚至次微米级(0.5μm)的精度,比电路板上最细的线还要小100倍.(1 mil＝25.4μm).46、Pin Grid Array(PGA)矩阵式针脚封装是指一种复杂的封装体,其反面是采矩阵式格点之针状直立接脚,能分别插装在电路板之通孔中.正面则有中间下陷之多层式芯片封装互连区,比起"双排插脚封装体"(DIP)更能布置较多的I/O Pins.附图即为其示意及实物图.47、Popcorn Effect爆米花效应原指以塑料外体所封装的IC,因其芯片安装所用的银膏会吸水,一旦未加防范而径行封牢塑体后,在下游组装焊接遭遇高温时,其水分将因汽化压力而造成封体的爆裂,同时还会发出有如爆米花般的声响,故而得名.近来十分盛行P-BGA的封装组件,不但其中银胶会吸水,且连载板之BT基材也会吸水,管理不良时也常出现爆米花现象.48、Potting铸封,模封指将容易变形受损,或必须隔绝的各种电子组装体,先置于特定的模具或凹穴中,以液态的树脂加以浇注灌满,待硬化后即可将线路组体固封在内,并可将其中空隙皆予以填满,以做为隔绝性的保护,如TAB电路、集成电路,或其它电路组件等之封装,即可采用Potting法.Potting与Encapsulating很类似,但前者更强调固封之内部不可出现空洞(Voids)的缺陷.49、Power Supply电源供应器指可将电功供应给另一单元的装置,如变压器(Transfomer)、整流器(Rectifier)、滤波器(Filter)等皆属之,能将交流电变成直流电,或在某一极限内,维持其输入电压的恒定等装置.50、Preform预制品常指各种封装原料或焊接金属等,为方便施工起见,特将其原料先做成某种容易操控掌握的形状,如将热熔胶先做成小片或小块,以方便称取重量进行熔化调配.或将瓷质IC 熔封用的玻璃,先做成小珠状, 或将焊锡先做成小球小珠状,以利调成锡膏(Solder Paste)等,皆称为Preform.51、 Purple Plague紫疫当金与铝彼此长久紧密的接触,并曝露于湿气以及高温(350℃以上)之环境中时,其接口间生成的一种紫色的共化物谓之Purple Plague.此种"紫疫"具有脆性,会使金与铝之间的"接合"出现崩坏的情形,且此现象当其附近有硅(Silicone)存在时,更容易生成"三元性"(Ternary)的共化物而加速恶化.因而当金层必须与铝层密切接触时,其间即应另加一种"屏障层"(Barrier),以阻止共化物的生成.故在TAB上游的"凸块"(Bumping)制程中,其芯片(Chip)表面的各铝垫上,必须要先蒸着一层或两层的钛、钨、铬、镍等做为屏障层,以保障其凸块的固着力.(详见电路板信息杂志第66期P.55).52、Quad Flat Pack(QFP)方扁形封装体是指具有方型之本体,又有四面接脚之"大规模集成电路器"(VLSI)的一般性通称.此类用于表面黏装之大型IC,其引脚型态可分成J型脚(也可用于两面伸脚的SOIC,较易保持各引脚之共面性Coplanarity)、鸥翼脚(Gull Wing)、平伸脚以及堡型无接脚等方式.平常口语或文字表达时,皆以QFP为简称,亦有口语称为Quad Pack.大陆业界称之为"大型积成块".53、Radial Lead放射状引脚指零件的引脚是从本体侧面散射而出,如各种DIP或QFP等,与自零件两端点伸出的轴心引脚(Axial lead)不同.54、Relay继电器是一种如同活动接点的特殊控制组件,当通过之电流超过某一"定值"时,该接点会断开(或接通),而让电流出现"中断及续通"的动作,以刻意影响同一电路或其它电路中组件之工作.按其制造之原理与结构,而制作成电磁圈、半导体、压力式、双金属之感热、感光式及簧片开关等各种方式的继电器,是电机工程中的重要组件.55、Semi-Conductor半导体指固态物质(例如Silicon),其电阻系数(Resistivity)是介乎导体与电阻体之间者,称为半导体.56、Separable Component Part可分离式零件指在主要机体上的零件或附件,其等与主体之间没有化学结合力存在,且亦未另加保护皮膜、焊接或密封材料(Potting Compound)等补强措施;使得随时可以拆离,称为"可分离式零件".57、Silicon硅是一种黑色晶体状的非金属原素,原子序14,原子量28,约占地表物质总重量比的25%,其氧化物之二氧化硅即砂土主要成份.纯硅之商业化制程,系将 SiO2 经由复杂程序的多次还原反应,而得到99.97%的纯硅晶体,切成薄片后可用于半导体"晶圆"的制造,是近代电子工业中最重要的材料.58、Single-In-line Package(SIP)单边插脚封装体是一种只有一直排针柱状插脚,或金属线式插脚的零件封装体,谓之SIP59、Solder Bump焊锡凸块芯片(Chip)可直接在电路板面上进行反扣焊接(Filp Chip on Board),以完成芯片与电路板的组装互连.这种反扣式的COB覆晶法,可以省掉芯片许多先行封装 (Package) 的制程及成本.但其与板面之各接点,除PCB需先备妥对应之焊接基地外,芯片本身之外围各对应点,也须先做上各种圆形或方形的微型"焊锡凸块",当其凸块只安置在"芯片"四周外围时称为FCOB,若芯片全表面各处都有凸块皆布时,则其覆晶反扣焊法特称为"Controlled Collapsed Chip Connection"简称C4法.60、Solder Colum Package锡柱脚封装法是IBM公司所开发的制程.系陶瓷封装体 C-BGA以其高柱型锡脚在电路板上进行焊接组装之方法.此种焊锡柱脚之锡铅比为90/10,高度约150mil,可在柱基加印锡膏完成熔焊.此锡柱居于PCB与 C-BGA之间,有分散应力及散热的功效,对大型陶瓷零件 (边长达35mm~64mm)十分有利.61、Spinning Coating自转涂布半导体晶圆(Wafer)面上光阻剂之涂布,多采自转式涂布法.系将晶圆装设在自转盘上,以感光乳胶液小心浇在圆面中心,然后利用离心力 (Centrifugal Force)与附着力两者较劲后的平衡,而在圆面上留下一层均匀光阻皮膜的涂布法称之.此法亦可用于其它场合的涂布施工.62、Tape Automated Bonding (TAB)卷带自动结合是一种将多接脚大规模集成电路器(IC)的芯片(Chip),不再先进行传统封装成为完整的个体,而改用TAB 载体,直接将未封芯片黏装在板面上.即采"聚亚醯胺"(Polyimide)之软质卷带,及所附铜箔蚀成的内外引脚当成载体,让大型芯片先结合在"内引脚"上.经自动测试后再以"外引脚"对电路板面进行结合而完成组装.这种将封装及组装合而为一的新式构装法,即称为TAB法.此 TAB 法不但可节省 IC 事前封装的成本,且对 300 脚以上的多脚VLSI,在其采行 SMT 组装而困难重重之际,TAB将是多脚大零件组装的新希望(详见电路板信息杂志第66期之专文).63、Thermocompression Bonding热压结合是 IC的一种封装方法,即将很细的金线或铝线,以加温加压的方式将其等两线端分别结合在芯片(芯片)的各电极点与脚架(Lead Frame)各对应的内脚上,完成其功能的结合,称为"热压结合",简称T.C.Bond.。
常用元器件封装汇总
常用元器件封装汇总1.载板封装（PCB封装）载板封装是一种将元器件直接焊接在电路板上的封装形式。
这种封装形式可以提供元器件间的高度一致性，提高组装效率，并且可以实现自动化生产。
载板封装广泛应用于各种电子设备中。
2.转接封装（DIP封装）转接封装，又称DIP封装，是一种将元器件直接插入配有引脚的导线束上的封装形式。
这种封装形式适用于一些较大尺寸和较低密度的元器件，如集成电路、电容器和电阻器等。
DIP封装具有简单、易于维修等特点。
3.表面贴装封装（SMD封装）表面贴装封装，又称SMD封装，是一种将元器件直接焊接在电路板的表面上的封装形式。
这种封装形式可以有效提高电路板的布局密度，减小体积，并且可以实现高速自动化生产。
SMD封装广泛应用于现代电子设备中。
4.塑料封装塑料封装是一种常见的元器件封装形式，尤其用于集成电路和晶体管等电子元器件中。
塑料封装具有较低的成本、良好的绝缘性能和机械强度，适用于大批量生产。
5.金属封装金属封装是一种将元器件封装在金属壳体中的封装形式。
金属封装可以提供较好的散热性能和机械强度，适用于高功率元器件和高温环境中的应用。
常见的金属封装有TO封装、QFN封装等。
6.背胶封装背胶封装是一种将元器件封装在塑料壳体中，并使用胶水固定的封装形式。
背胶封装可以提供较好的机械强度和电气性能，适用于一些对震动和冲击敏感的应用。
7.多芯封装多芯封装是一种将多个相同功能的元器件封装到一个封装体中的封装形式。
多芯封装可以提高元器件的集成度，减小体积，并且可以实现批量生产和自动化生产。
8.裸片封装裸片封装是一种将电子元器件的芯片直接封装在基板上的封装形式。
这种封装形式可以实现非常高的集成度和超小尺寸，适用于一些对尺寸和重量要求较高的应用。
以上是常见的元器件封装形式的介绍，不同的封装形式适用于不同的应用场景和要求。
在实际设计和选择元器件时，需要根据具体的应用需求综合考虑各种因素，包括尺寸、成本、电气性能和结构强度等。
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3. 卷帶式接合(TAB—Tape Automatic Bonding)—使用金對金熱壓接合
Gold bond
註： TCP ( Tape Carrier Package ) 應用在LCD driver上。 Unimicron Technology (SuZhou) Corp. Do The Right Things.
5.
晶圓層級(Wafer-Level)
說明：所有封裝在Wafer完成後， 再Sawing
PI 聚亞矽氨
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13
3D Packages
Wireless Bonding ( FCB , others ) Wire Bonding
manufactured and delivered in a bare, or minimally packaged die format, which ＊ has quality and reliability comparable to its functionally equivalent packaged component, ＊ can be interconnected to its next level of packaging by wire bond, tape automated bonding, or flip-chip. 說明： 已知是好的Die封裝進度， Wafer sawing 無法100% 檢出IC是好是壞? 原因：
3. 協助排除耗熱 4. 保護電子零件 5. 建構人機介面
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4
常見之封裝形式
二面出腳
DIP 挿件式 ( Dual In-Line Package )
四面出腳
PLCC ( Plastic Leaded Chip Carrier )
5
單晶片構裝之基本結構
膠體 ( Epoxy Molding Compound )
晶片(Chip) 金線(Gold Wire) 引腳(Lead)
晶片座(Die Pad)
銀膠(Silver Epoxy)
優點：膠體對稱，不易產生翹曲
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9
單晶片構裝之演變
PTH → SMT → Area Array → Fine Pitch Area Array
Direct Chip Attach on Board * 一定要使用較小的 IC (CTE過大易裂 )
Chip Scale Package
BGA
Wire Bond ↓ Flip Chip 的應用
Plastic Tape Ceramic
類別 基板 膠體結構
PBGA
BT樹脂 Over mold Glob Top Cap 7~50 mm Up / Down Solder Ball 63Sn / 37pb 1.0/1.27/1.5 7.2
TBGA
Polyimide Optional Cap
CBGA
21~40 mm Up Solder Ball 10Sn / 90pb 1.0/1.27/1.5 5.3
18~32 mm Up / Down Solder Ball 10Sn / 90pb 1.0/1.27/1.5 4.5
32~42.5mm Up / Down Solder Column 10Sn / 90pb 1.0/1.27/1.5 4.5
4. 無引腳 (Non Lead)
QFN(Quad Flat Non-lead)
5. 晶片座 (Die Pad)
優點：1. 散熱能力佳
2. 面積小(無須預留接腳空間)
3. 傳輸距離短 4. 無腳彎翹風險 缺點：Molding 困難度較高 (不對稱，易發生翹曲 ) Unimicron Technology (SuZhou) Corp.
多層陶瓷 Optional Cap
CCGA
多層陶瓷 Optional Cap
Micro BGA
Optional Over mold Glob Top Optional Cap Chip Scale Up / Down Metal Ball Solder / Gold 0.8/0.5 1~1.4
膠體尺寸 晶片方向 錫球 間距 面積效率 (Chip=1)
6
BGA(Ball Grid Array)構造
Second bonding Bonding pattern Solder resist Chip First bonding Mold compound Ag paste
Gold wire
Ground Solder balls
Solder pattern Thermal via hole
SOP SMD device ( Small Outline Package )
QFP ( Quad Flat Pack )
SOJ ( Small Outline J-Lead )
PGA ( Pin Grid Array )
PBGA (Plastic ball Grid Array)
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模組板
Module board
主機板(母板)
Mother board
多晶片模組
( MCM ： Multi-Chips
Module )
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3
電子構裝之主要功能
1. 有效供應電源
2. 提供信號傳輸
＊ CSP is derived from existing packages, that is, it can be any type of packages.
覆晶(Flip Chip) 技術
＊
表面黏著技術 (Surface Mount) Chip Scale 構裝
＊
Silicon
標準化 定義：
小尺寸
De-Taping
Singulation Wafer Sawing
Substrate pre-bake
Molding
Top Marking & Curing
(Punch or Routing)
Die Bonding
Curing
Ball Mount
Ball Scan
應用產品：電腦、通訊、電子消費性產品
所需技術
電子、機械、物理、化學、材料、光學、可靠性工程、人 因工程…等多重之工程技術。
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2
電子構裝之分級
晶圓(Wafer) → 晶片(Chip) →第一階層封裝 → 第二階層封裝 → 第三階層封裝 單晶片構裝
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PBGA Assembly Process
Wafer Incoming
Taping
Wire Bonding
Interconnecting 完成 O/S Test or 3rd Vision Insp. Plasma Clean
Flux Clean
Wafer Grinding
PGA TO 1970 DIP QFP 1980
TCP
1.電訊上的考慮(速度、 傳輸路徑短 ) 2. IO數的考量(IO數 較Ball Pad受限) 1990 2000 2010
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BGA構裝之分類
Chip Chip Chip
Chip
Chipቤተ መጻሕፍቲ ባይዱ
Single Chip Module
Multi Chip Module
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15
What is KGD?
＊ Known Good Die (KGD) is a which has been
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11
CSP(Chip Scale Package)
＊ Definition： Chip scale package (CSP) is a package whose package-to-silicon area ratio less than 120 percent.
1.
2.
檢驗困難度高
成本貴
大部份的是IC封完後測出IC是好是壞?
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封裝製程介紹
IC Assembly Process Introduction
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12
CSP之分類
1. 硬板中介層(Rigid Substrate Interposer)
2.
導線架形式(Leadframe Type)
3.
軟板中介層(Flex circuit Interposer)
4.
無中介層， 壓模成型(Transfer Molding)