第7章 约束与时延分析
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clk Clk_FF
图 6–9 Paths Ending at Clock Pin of Flip-Flops波形图
PAD to PAD路径
图6-10表示为一条纯组合逻辑的路径，从芯片输入 的管脚开始，经过任意级的组合逻辑电路，然后从 另外一个输出管脚输出。
逻辑和布线 延时
图 6–10 PAD to PAD路径
输出模型。任何一个CPLD/FPGA在系统中都不是单独 存在的，而CPLD/FPGA的时序不仅仅只是内部的时序 模型，同样它可以驱动下一级芯片，从而产生一个新 的时序模型
Q SET
D
逻辑和布线 延时
PAD
Q CLR
clk
图 6–4 Clock-to-PAD路径
CLK data Tco Tpd
此路径是指时钟信号从源端到达各个具体触发器的 时钟端的路径。
在CPLD/FPGA中，设计工程师都推荐采用全局时钟 来驱动触发器
但是尽管采用全局时钟，时钟到达触发器之间还 是有一段延时时间，这段时间在计算时延的时候 必须考虑进去。
Q SET
D
clk
逻辑和布线
延时
Q CLR
图 6–8 Paths Ending at Clock Pin of Flip-Flop
采用“#”或者“ ”的方式来进行注释
6.3 时序约束的基本概念
时序约束是指路径之间的约束，任何一条路径 都有起点和终点，最重要的是，路径是不能穿 过触发器的
CPLD/FPGA至少有三种不同的基本路径： 一是触发器到触发器之间的路径； 一是从输入端口到内部触发器之间的路径； 一是从内部触发器到输出端口之间的路径。
时序约束有几个重要的基本概念：建立时间、 保持时间、时钟到输出延时、传播延时等等。
图 6–1 简单的时序模型
6.3.1路径
Clock-to-setup路径
Clock-to-setup路径是我们常见到的时序模型，一般用来描述 CPLD/FPGA内触发器之间的延时。
Q SET
D
逻辑和布线 延时
Xilinx公司的管脚约束文件.ucf文件的语法规则： 通用规则：
.ucf文件对于大小写敏感，
也就是是说同一单词的大小写不同表示不同的含义 ，标识符必须与代码中的名字一致。但是约束中的 关键字对大小写不敏感。
语句以分号结尾，一个语句可以多行表述。
语句之间不分先后次序，不过建议管脚约束顺 序与代码中管脚列表顺序一致。
从系统角度来看，整条路径的延时还需要包括上一级芯片 的输出模型延时以及PCB走线延时和信号的飞行时间
因此要确定对此路径进行时序约束，需要召集电路设计工 程师和布局布线工程师一起讨论最后决定此路径的时序约 束。
Paths Ending at Clock Pin of Flip-Flops
整条路径的延时分为输入延时、输出延时以及 中间的逻辑和布局布线延时。
如果放在整个系统层面来看，严格来说不能称 之为路径
因为这个时延路径的源端和目的端都不在这个芯片 里面，而在上一级或者上上级的芯片中和下一级的 芯片中。
6.3.2 时序约束参数
建立时间 建立时间就是指数据必须在时钟有效沿到来之前稳 定的最小时间长度。 当建立时间不够的时候，触发器采集不到数据， 或者采集到的数据是错误的数据，从而导致整个 时序逻辑的错误。 任何一个时序逻辑芯片都会存在建立时间这个概念 ，一般使用 Tsu来表示
data 数据延时
时钟延时 clk
MicroTsu
第7章 约束与时延分析
本章主要内容
约束的基本概念 管脚约束 时序约束 约束的分析方法 静态时延分析
6.1约束的目的
约束的终极目的就是为了设计达到所要 实现的功能
主要有如下几个方面的作用。 管脚位置锁定及电气标准设定。 提高设计的工作频率。 获得正确的时序分析报告。
从CPLD/FPGA层面上来看，它包括时钟端到触 发器输出端延时、逻辑和布局布线延时、输出 缓冲延时等等。
当对Clock-to-PAD路径进行时序约束时，需要 电路设计工程师、CPLD/FPGA工程师和布局布 线工程师共同决定信号在Clock-to-PAD路径的 延时、信号在PCB板上的延时以及接收端芯片 可承受的延时容限各为多少，最后以文档的形 式确定时序约束。
Tobuf Valid
图 6–5 Clock-to-PAD路径波形图
Clock-to-PAD设计注意点：
从系统层面来看，Clock-to-PAD路径是整个系 统中路径延时的一部分，要计算整个路径延时 和最小的时钟周期还需要考虑信号在PCB上的 走线延时、飞行时间以及下一级接收芯片的输 入时序模型。
Q SET
D
Q CLR
REG1
clk
Q CLR
REG2
图 6–2 时序模型示意图
图 6–3 时序逻辑波形示意图
路径的延时包括： 源端触发器的时钟端到输出端的延时 逻辑和布线延时 时钟的布线延时 建立时间
通过计算可以读出最小的时钟周期和最高的时钟频率 。
Clock-to-PAD路径
6.2 管脚约束及电气标准设定
管脚约束是CPLD/FPGA的基础之一。 管脚约束主要有三种方式：
一是采用各家公司的集成开发环境来 实现管脚约束
二是设计专门的管脚约束文件 三是采用注释的方式在代码中自动锁
定
6.2.1 管脚约束文件
不同的厂商支持不同的管脚约束文件 如Lattice所采用的管脚约束文件为.lpf文件 Xilinx支持的管脚约束文件为.ucf文件 Altera所使用的管脚约束文件为.qsf文件。
PAD-to-Setup路径 图6-6是另外一种常见的时序模型，也叫做输入模型。
PAD
逻辑和布线 延时
Q SET
D
Q CLR
clk
图 6–6 PAD-to-Setup路径
CLK
Valid Tibuf Tpd Tsu Valid
图 6–7 PAD-to-Setup路径波形图
从CPLD/FPGA层面来看输入模型的路径延时包括了输入 缓冲延时、逻辑及布局布线延时以及建来自百度文库时间
图 6–9 Paths Ending at Clock Pin of Flip-Flops波形图
PAD to PAD路径
图6-10表示为一条纯组合逻辑的路径，从芯片输入 的管脚开始，经过任意级的组合逻辑电路，然后从 另外一个输出管脚输出。
逻辑和布线 延时
图 6–10 PAD to PAD路径
输出模型。任何一个CPLD/FPGA在系统中都不是单独 存在的，而CPLD/FPGA的时序不仅仅只是内部的时序 模型，同样它可以驱动下一级芯片，从而产生一个新 的时序模型
Q SET
D
逻辑和布线 延时
PAD
Q CLR
clk
图 6–4 Clock-to-PAD路径
CLK data Tco Tpd
此路径是指时钟信号从源端到达各个具体触发器的 时钟端的路径。
在CPLD/FPGA中，设计工程师都推荐采用全局时钟 来驱动触发器
但是尽管采用全局时钟，时钟到达触发器之间还 是有一段延时时间，这段时间在计算时延的时候 必须考虑进去。
Q SET
D
clk
逻辑和布线
延时
Q CLR
图 6–8 Paths Ending at Clock Pin of Flip-Flop
采用“#”或者“ ”的方式来进行注释
6.3 时序约束的基本概念
时序约束是指路径之间的约束，任何一条路径 都有起点和终点，最重要的是，路径是不能穿 过触发器的
CPLD/FPGA至少有三种不同的基本路径： 一是触发器到触发器之间的路径； 一是从输入端口到内部触发器之间的路径； 一是从内部触发器到输出端口之间的路径。
时序约束有几个重要的基本概念：建立时间、 保持时间、时钟到输出延时、传播延时等等。
图 6–1 简单的时序模型
6.3.1路径
Clock-to-setup路径
Clock-to-setup路径是我们常见到的时序模型，一般用来描述 CPLD/FPGA内触发器之间的延时。
Q SET
D
逻辑和布线 延时
Xilinx公司的管脚约束文件.ucf文件的语法规则： 通用规则：
.ucf文件对于大小写敏感，
也就是是说同一单词的大小写不同表示不同的含义 ，标识符必须与代码中的名字一致。但是约束中的 关键字对大小写不敏感。
语句以分号结尾，一个语句可以多行表述。
语句之间不分先后次序，不过建议管脚约束顺 序与代码中管脚列表顺序一致。
从系统角度来看，整条路径的延时还需要包括上一级芯片 的输出模型延时以及PCB走线延时和信号的飞行时间
因此要确定对此路径进行时序约束，需要召集电路设计工 程师和布局布线工程师一起讨论最后决定此路径的时序约 束。
Paths Ending at Clock Pin of Flip-Flops
整条路径的延时分为输入延时、输出延时以及 中间的逻辑和布局布线延时。
如果放在整个系统层面来看，严格来说不能称 之为路径
因为这个时延路径的源端和目的端都不在这个芯片 里面，而在上一级或者上上级的芯片中和下一级的 芯片中。
6.3.2 时序约束参数
建立时间 建立时间就是指数据必须在时钟有效沿到来之前稳 定的最小时间长度。 当建立时间不够的时候，触发器采集不到数据， 或者采集到的数据是错误的数据，从而导致整个 时序逻辑的错误。 任何一个时序逻辑芯片都会存在建立时间这个概念 ，一般使用 Tsu来表示
data 数据延时
时钟延时 clk
MicroTsu
第7章 约束与时延分析
本章主要内容
约束的基本概念 管脚约束 时序约束 约束的分析方法 静态时延分析
6.1约束的目的
约束的终极目的就是为了设计达到所要 实现的功能
主要有如下几个方面的作用。 管脚位置锁定及电气标准设定。 提高设计的工作频率。 获得正确的时序分析报告。
从CPLD/FPGA层面上来看，它包括时钟端到触 发器输出端延时、逻辑和布局布线延时、输出 缓冲延时等等。
当对Clock-to-PAD路径进行时序约束时，需要 电路设计工程师、CPLD/FPGA工程师和布局布 线工程师共同决定信号在Clock-to-PAD路径的 延时、信号在PCB板上的延时以及接收端芯片 可承受的延时容限各为多少，最后以文档的形 式确定时序约束。
Tobuf Valid
图 6–5 Clock-to-PAD路径波形图
Clock-to-PAD设计注意点：
从系统层面来看，Clock-to-PAD路径是整个系 统中路径延时的一部分，要计算整个路径延时 和最小的时钟周期还需要考虑信号在PCB上的 走线延时、飞行时间以及下一级接收芯片的输 入时序模型。
Q SET
D
Q CLR
REG1
clk
Q CLR
REG2
图 6–2 时序模型示意图
图 6–3 时序逻辑波形示意图
路径的延时包括： 源端触发器的时钟端到输出端的延时 逻辑和布线延时 时钟的布线延时 建立时间
通过计算可以读出最小的时钟周期和最高的时钟频率 。
Clock-to-PAD路径
6.2 管脚约束及电气标准设定
管脚约束是CPLD/FPGA的基础之一。 管脚约束主要有三种方式：
一是采用各家公司的集成开发环境来 实现管脚约束
二是设计专门的管脚约束文件 三是采用注释的方式在代码中自动锁
定
6.2.1 管脚约束文件
不同的厂商支持不同的管脚约束文件 如Lattice所采用的管脚约束文件为.lpf文件 Xilinx支持的管脚约束文件为.ucf文件 Altera所使用的管脚约束文件为.qsf文件。
PAD-to-Setup路径 图6-6是另外一种常见的时序模型，也叫做输入模型。
PAD
逻辑和布线 延时
Q SET
D
Q CLR
clk
图 6–6 PAD-to-Setup路径
CLK
Valid Tibuf Tpd Tsu Valid
图 6–7 PAD-to-Setup路径波形图
从CPLD/FPGA层面来看输入模型的路径延时包括了输入 缓冲延时、逻辑及布局布线延时以及建来自百度文库时间