东南大学数电第六章 - 2
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数字电路答案第六章
第六章可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使之具有预定的逻辑功能，成为用户设计的ASIC芯片。
近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。
本章要求读者了解PLD器件的工作原理，掌握用可编程逻辑器件设计数字电路的方法。
为掌握使用电子设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。
第一节基本知识、重点与难点一、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。
它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程；（2）与或阵列均可编程；（3）与阵列可编程，或阵列固定。
2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）。
（三）高密度可编程逻辑器件HDPLD单片高密度可编程逻辑器件HDPLD（High Density Programmable Logic Device）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。
HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD 器件。
《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
精品课件-数字电子技术-第6章
X(t)=X(∞)+［X(0+)－X(∞)］e－t/τ (6.1.1) 或
t ln X () X (0 )
X () X (t)
(6.1.2)
第6章 脉冲波形的产生与变换
6.2 施密特触发器
6.2.1 施密特触发器的特点
施密特触发器的主要特点如下：
(1) 施密特触发器具有两个稳定状态。
(2) 施密特触发器具有两个翻转电平，即对正向和反向
当ui从高电平逐渐下降，并且降到 只有0.7 V左右时， iC1开始减小，于是又出现了另一个正反馈过程：
从而使电路迅速返回V1截止、V2饱和导通的状态。
第6章 脉冲波形的产生与变换
同时，由于R3<R2，因而就使得施密特触发器存在回差电
压。如果用 U及 U分 别表示V1由截止变为导通时的输入电
压及V1由导通变为截止时的输入电压，则可得到电路的回差电 压为
增长的输入信号，电路的触发转换电平不同，电路具有回差特
性，如图6.2.1所示。回差电压为
ΔU=U+－U－
(6.2.1)
第6章 脉冲波形的产生与变换
(3) 在电路状态转换时，通过电路内部的正反馈过程使 输出波形的边沿变得很陡。
图 6.2.1 施密特触发器的回差特性
第6章 脉冲波形的产生与变换
6.2.2 门电路构成的施密特触发器 1. 结构及符号 图6.2.2(a)给出了一个用门电路构成的施密特触发器的
U U U
(6.2.5)
图6.2.5给出了7413的电压传输特性。
第6章 脉冲波形的产生与变换
图 6.2.5 集成施密特7413的电压传输特性
第6章 脉冲波形的产生与变换
第6章 脉冲波形的产生与变换
t ln X () X (0 )
X () X (t)
(6.1.2)
第6章 脉冲波形的产生与变换
6.2 施密特触发器
6.2.1 施密特触发器的特点
施密特触发器的主要特点如下：
(1) 施密特触发器具有两个稳定状态。
(2) 施密特触发器具有两个翻转电平，即对正向和反向
当ui从高电平逐渐下降，并且降到 只有0.7 V左右时， iC1开始减小，于是又出现了另一个正反馈过程：
从而使电路迅速返回V1截止、V2饱和导通的状态。
第6章 脉冲波形的产生与变换
同时，由于R3<R2，因而就使得施密特触发器存在回差电
压。如果用 U及 U分 别表示V1由截止变为导通时的输入电
压及V1由导通变为截止时的输入电压，则可得到电路的回差电 压为
增长的输入信号，电路的触发转换电平不同，电路具有回差特
性，如图6.2.1所示。回差电压为
ΔU=U+－U－
(6.2.1)
第6章 脉冲波形的产生与变换
(3) 在电路状态转换时，通过电路内部的正反馈过程使 输出波形的边沿变得很陡。
图 6.2.1 施密特触发器的回差特性
第6章 脉冲波形的产生与变换
6.2.2 门电路构成的施密特触发器 1. 结构及符号 图6.2.2(a)给出了一个用门电路构成的施密特触发器的
U U U
(6.2.5)
图6.2.5给出了7413的电压传输特性。
第6章 脉冲波形的产生与变换
图 6.2.5 集成施密特7413的电压传输特性
第6章 脉冲波形的产生与变换
第6章 脉冲波形的产生与变换
数字电子技术第6章
uO2＝0。
暂稳态
4. 参数计算 输出脉冲宽度
5.电路的改进
RC微分电路
tw≈0.7RC
uI的宽图度6-4很微宽分型时单，稳在态输电入路端的改加进一电个路RC微分电路，由 暂稳态返回到稳态时，由于门G1被uI封住了，会使 uO2的下降沿变缓 。
6.2.2 集成单稳态触发器
集成单稳态触发器有两种类型，非重触发型和可重触发型。 非重触发型一次触发，产生一个暂稳态；可重触发型，可多 次触发，延长其暂稳态时间 1.非重触发单稳态触发器
当正触发脉冲uI到来时，门G1输出uO1由1变为0。 暂稳态时，uO1＝0，uO2＝1 (3)电路自动返回到稳定状态
充电路径
低
高
低
低
3. 波形图
由暂稳态自动 返回稳态
稳 态
C充电，uA升高，当 uA=UTH时，G2的输 出uO2由1变为0。G1 输入触发信号已经撤 除，G1的输出状态 只由uO2决定，G1又 返回到UOH。uA随之 向正方向跳变，加速 了G2的输出向低电 平变化。最后使电路 退出暂稳态而进入稳 态，此时uO1＝1，
t<t1时， uI=0，所以
uO=0
当t>t1，uI保持 ，C 充电uC按指数规律 加，uO相应下降。τ 很小，充电很快结
束，uO下降到零。 对应输入电压的正
跳变，输出一个正
尖脉冲。
2.工作原理
当t=t2时uI丛+V 跳变到0，输入 端相当于短路。 由于电容端电压 不能突变，所以 uO= - uC= -V ， 输出波形产生一 负跳变。
输入
输出
说明
RD A B
Q
Q
0×× 0
1
稳定状态
×1 × 0
暂稳态
4. 参数计算 输出脉冲宽度
5.电路的改进
RC微分电路
tw≈0.7RC
uI的宽图度6-4很微宽分型时单，稳在态输电入路端的改加进一电个路RC微分电路，由 暂稳态返回到稳态时，由于门G1被uI封住了，会使 uO2的下降沿变缓 。
6.2.2 集成单稳态触发器
集成单稳态触发器有两种类型，非重触发型和可重触发型。 非重触发型一次触发，产生一个暂稳态；可重触发型，可多 次触发，延长其暂稳态时间 1.非重触发单稳态触发器
当正触发脉冲uI到来时，门G1输出uO1由1变为0。 暂稳态时，uO1＝0，uO2＝1 (3)电路自动返回到稳定状态
充电路径
低
高
低
低
3. 波形图
由暂稳态自动 返回稳态
稳 态
C充电，uA升高，当 uA=UTH时，G2的输 出uO2由1变为0。G1 输入触发信号已经撤 除，G1的输出状态 只由uO2决定，G1又 返回到UOH。uA随之 向正方向跳变，加速 了G2的输出向低电 平变化。最后使电路 退出暂稳态而进入稳 态，此时uO1＝1，
t<t1时， uI=0，所以
uO=0
当t>t1，uI保持 ，C 充电uC按指数规律 加，uO相应下降。τ 很小，充电很快结
束，uO下降到零。 对应输入电压的正
跳变，输出一个正
尖脉冲。
2.工作原理
当t=t2时uI丛+V 跳变到0，输入 端相当于短路。 由于电容端电压 不能突变，所以 uO= - uC= -V ， 输出波形产生一 负跳变。
输入
输出
说明
RD A B
Q
Q
0×× 0
1
稳定状态
×1 × 0
数字电子技术基础课件 第6章2(共35张PPT)
2、可以用一个或多个十进制计数器组成任意进制的计数器，具体可以采用 置零法和置数法。
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
数字电子技术(第三版) 第6章
例 1 时序电路如图 6 - 1 所示，分析其功能。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。
图6–1 例1图
解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下：
J1 Q3n J 2 Q1n J3 Q1nQ2n
K1 1 K2 Q1n K3 1
其次态方程为
Q n1 nQ2n
Q n1 3
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
表 6 – 1 例 1 状态表
图 6 – 2 例 1 状态迁移图
该电路的波形图如图 6－3 所示。 图 6－3 例 1 波形图
例 2 时序电路如图 6 - 4 所示，分析其功能。 图6–4 例2图
解 该电路为同步时序电路。 电路图的激励方程为
D1 Q3n ； D2 Q1n ； D3 Q2n
表 6 – 3 例 3 状态真值表
Q1n
Q2n
Q3n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q1n1
1 0 1 0 1 0 1 0
Q2n1
0 0 0 0 1 1 1 1
Q n1 3
0 0 1 1 0 0 1 1
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所 示。
数字电路第6章习题答案
6.2 试作出101序列检测器得状态图，该同步电路由一根输入线X ，一根输出线Z ，对应与输入序列的101的最后一个“1”，输出Z=1。
其余情况下输出为“0”。
（1） 101序列可以重叠，例如：X ：010101101 Z ：000101001 （2） 101序列不可以重叠，如：X ：010******* Z ：0001000010 解：1）S 0：起始状态，或收到101序列后重新开始检测。
S 1：收到序列起始位“1”。
S 2：收到序列前2位“10”。
10101…X/Z0/01/0X/Z11…100…2）10101…X/Z0/0X/Z11…100…6.3对下列原始状态表进行化简：(a)解：1）列隐含表：A B CDC B ×A B CD C B ×AD BC ××(a)(b)2）进行关联比较 所有的等价类为：AD ，BC 。
最大等价类为：AD ，BC ，重新命名为a,b 。
3）列最小化状态表为：a/1b/0bb/0a/0aX=1X=0N(t)/Z(t)S(t)(b)N （t ）/Z （t ）S （t ）X=0 X=1A B/0 H/0B E/0 C/1C D/0 F/0D G/0 A/1E A/0 H/0F E/1 B/1G C/0 F/0H G/1 D/1解：1）画隐含表：2）进行关联比较：AC,BD,EG ,HF,之间互为等价隐含条件，所以分别等价。
重新命名为： a, b, e, h 3)列最小化状态表：N （t ）/Z （t ） S （t ）X=0 X=1a b/0 h/0b e/0 a/1 e a/0 h/0 h e/1 b/1试分析题图6.6电路，画出状态转移图并说明有无自启动性。
解：激励方程：J1=K1=1；J2=Q1n⎯Q3n，K2=Q1nJ2=Q1n Q2n，K2=Q1n状态方程：Q1n+1=⎯Q1n·CP↓Q2n+1=[Q1n⎯Q3n⎯Q2n+⎯Q1n Q2n]·CP↓Q3n+1=[Q1n Q2n⎯Q3n+⎯Q1n Q3n]·CP↓状态转移表：序号Q3Q2Q10 1 2 3 4 5 000 001 010 011 100 101偏离状态110Æ111111Æ000状态转移图状态转移图：Q3Q2Q1偏离态能够进入有效循环，因此该电路具有自启动性。
数字电路数字电子技术第6章
将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位二进 制同步可逆计数器，各触发器的驱动方程为：
J0 K0 1
J1 K1 XQ0 X Q0
J 2 K2 XQ0Q1 X Q0 Q1
J3 K3 XQ0Q1Q2 X Q0 Q1 Q2
数字电子技术基础
Q3 Q2
6.3 计数器
FF0：每来一个CP，向相反的状态翻转一次。所以选：J0=K0=1
Q1
Q0 1
FF3 Q 1J & C1
FF2 Q 1J & C1 1K & R Q
FF1
1J Q ∧
FF0
1J C1 1K R CP 计数脉冲 CR 清零脉冲 ∧ 下一页
∧
C1
1K & R
1K R
数字电子技术基础
n Q1n 1 Q0 Q1n
X=1时的状态图
Q 1Q 0 00 /1 10 /0 /0 01
n 输出方程简化为： Z Q1n Q0
n Z ( X Q1n ) Q0 作出X=1的状态表：
现
态
次
态
输 出 Z
Q1 n Q0 n
Q1 n+1 Q0 n+1
完整的状态图
0/0
00 1/1 0/1 10
工作原理： 4个JK触发器都接成T’触发器。 每来一个CP的下降沿时，FF0向相反的状态翻转一次；
每当Q0由1变0，FF1向相反的状态翻转一次；
每当Q1由1变0，FF2向相反的状态翻转一次； 每当Q2由1变0，FF3向相反的状态翻转一次。
数字电子技术基础
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J0 K0 1
J1 K1 XQ0 X Q0
J 2 K2 XQ0Q1 X Q0 Q1
J3 K3 XQ0Q1Q2 X Q0 Q1 Q2
数字电子技术基础
Q3 Q2
6.3 计数器
FF0：每来一个CP，向相反的状态翻转一次。所以选：J0=K0=1
Q1
Q0 1
FF3 Q 1J & C1
FF2 Q 1J & C1 1K & R Q
FF1
1J Q ∧
FF0
1J C1 1K R CP 计数脉冲 CR 清零脉冲 ∧ 下一页
∧
C1
1K & R
1K R
数字电子技术基础
n Q1n 1 Q0 Q1n
X=1时的状态图
Q 1Q 0 00 /1 10 /0 /0 01
n 输出方程简化为： Z Q1n Q0
n Z ( X Q1n ) Q0 作出X=1的状态表：
现
态
次
态
输 出 Z
Q1 n Q0 n
Q1 n+1 Q0 n+1
完整的状态图
0/0
00 1/1 0/1 10
工作原理： 4个JK触发器都接成T’触发器。 每来一个CP的下降沿时，FF0向相反的状态翻转一次；
每当Q0由1变0，FF1向相反的状态翻转一次；
每当Q1由1变0，FF2向相反的状态翻转一次； 每当Q2由1变0，FF3向相反的状态翻转一次。
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数电课件第6章
此后可从 Q0 ～ Qn-1 端获得并行的 n 位二进制数码， 再用n个CLK脉冲又可实现串行输出操作。 （ 3 ）若串行输入端状态为 0 ，则 n 个 CLK 脉冲后， 寄存器便被清零。
举例: 题6.10、6.27
双向移位寄存器
S1S0用来选择工作状态
三种输入方式： 并行输入：D0D1D2D3 右移串行输入: DIR 左移串行输入: DIL 输出方式： 并行输出：Q0Q1Q2Q3
加 /减 选择
CPI S LD U D
使能端
工作状态 保持
S U/D
X
1
1
X
X
X
0
0
1
X
0
预置数(பைடு நூலகம்步)
加计数
0
1
1
减计数
进/借位
74LS191具有异步置数功能.
b.双时钟加/减计数器74LS193
C B LD
B C LD
74LS193具有异步清零和异步置数功能.
2、同步十进制计数器
同步十进制加法计数器: 在同步二进制加法计
③根据状态方 程和输出方程 计算、列状态 转换表
输入 现
A 0 0 0 0 1 0 0 1 1 0
态 0 1 0 1 0
次 态
* Q2
输出 1 0 1 0 1 0 1 0 Y 0 0 0 1 1 0 0 0
Q2 Q1
0 1 1 0 1 1 0 0
Q1*
* Q1 Q1 状态方程： * Q2 A Q1 Q2
X
X X
1 1 1
74161具有异步清零和同步置数功能.
74163具有同步清零和同步置数功能.
题6.12
②同步二进制减法计数器 原理：根据二进制减法运算规 则可知：在多位二进制数末 位减1时，先判断，若第i位 以下皆为0时，则第i位应翻 转。 • 由此得出规律，若用T触 发器构成计数器，则第i位 触发器输入端Ti的逻辑式应 为：
举例: 题6.10、6.27
双向移位寄存器
S1S0用来选择工作状态
三种输入方式： 并行输入：D0D1D2D3 右移串行输入: DIR 左移串行输入: DIL 输出方式： 并行输出：Q0Q1Q2Q3
加 /减 选择
CPI S LD U D
使能端
工作状态 保持
S U/D
X
1
1
X
X
X
0
0
1
X
0
预置数(பைடு நூலகம்步)
加计数
0
1
1
减计数
进/借位
74LS191具有异步置数功能.
b.双时钟加/减计数器74LS193
C B LD
B C LD
74LS193具有异步清零和异步置数功能.
2、同步十进制计数器
同步十进制加法计数器: 在同步二进制加法计
③根据状态方 程和输出方程 计算、列状态 转换表
输入 现
A 0 0 0 0 1 0 0 1 1 0
态 0 1 0 1 0
次 态
* Q2
输出 1 0 1 0 1 0 1 0 Y 0 0 0 1 1 0 0 0
Q2 Q1
0 1 1 0 1 1 0 0
Q1*
* Q1 Q1 状态方程： * Q2 A Q1 Q2
X
X X
1 1 1
74161具有异步清零和同步置数功能.
74163具有同步清零和同步置数功能.
题6.12
②同步二进制减法计数器 原理：根据二进制减法运算规 则可知：在多位二进制数末 位减1时，先判断，若第i位 以下皆为0时，则第i位应翻 转。 • 由此得出规律，若用T触 发器构成计数器，则第i位 触发器输入端Ti的逻辑式应 为：
数字电子技术6章
(2)根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定
于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电
路当前的输入无关；或者根本就不存在独立设置的输出， 而以电路的状态直接作为输出。
6.2 时序逻辑电路的 分析方法
6.2.1 同步时序逻辑电路的分析方法 6.2.2 同步时序逻辑电路的描述方法 *6.2.3 异步时序逻辑电路的分析方法
• 方法：状态转换表、状态转换图、时序表
一、状态转换表
若将任何一组输入变量及电路初态的取值代入状态 方程和输出方程，即可算出电路的次态和现态下的输出 值；以得到的次态作为新的初态，和这时的输入变量取 值一起再代入状态方程和输出方程进行计算，又得到一 组新的次态和输出值。如此继续下去，把全部的计算结 果列成真值表的形式，就得到了状态转换表。
在时钟脉冲的作用下， 电路状态、输出状态随时间 变化的波形图叫做时序图。
勇于开始，才能找到成功的路
四、基本分析步骤：
1
电路图
判断电路 逻辑功能
时钟方程(可 2
省)、驱动方程
状态方程
和输出方程
状态图、 5 状态表、
SM图或时 序图
3 4
计算
五、分析举例：
例
同步时序电路中 1 时钟方程：CLK2 CLK1 CLK0 CLK 此方程可省略。
按照此规则，就可根据状态转换表或状态转换图画出 对应的SM图来。
S0到S5状态输出均为0，S6、S7状态输出为1，它们 的次态都是S0。
四、时序图
CLK Q3
00 10 20 30 41 51 61 70 01 10
Q2 Q1 Y
0 00 0 10 1 00 1 10 0 00 0 10 1 01 0 00 1 11 0 00
于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电
路当前的输入无关；或者根本就不存在独立设置的输出， 而以电路的状态直接作为输出。
6.2 时序逻辑电路的 分析方法
6.2.1 同步时序逻辑电路的分析方法 6.2.2 同步时序逻辑电路的描述方法 *6.2.3 异步时序逻辑电路的分析方法
• 方法：状态转换表、状态转换图、时序表
一、状态转换表
若将任何一组输入变量及电路初态的取值代入状态 方程和输出方程，即可算出电路的次态和现态下的输出 值；以得到的次态作为新的初态，和这时的输入变量取 值一起再代入状态方程和输出方程进行计算，又得到一 组新的次态和输出值。如此继续下去，把全部的计算结 果列成真值表的形式，就得到了状态转换表。
在时钟脉冲的作用下， 电路状态、输出状态随时间 变化的波形图叫做时序图。
勇于开始，才能找到成功的路
四、基本分析步骤：
1
电路图
判断电路 逻辑功能
时钟方程(可 2
省)、驱动方程
状态方程
和输出方程
状态图、 5 状态表、
SM图或时 序图
3 4
计算
五、分析举例：
例
同步时序电路中 1 时钟方程：CLK2 CLK1 CLK0 CLK 此方程可省略。
按照此规则，就可根据状态转换表或状态转换图画出 对应的SM图来。
S0到S5状态输出均为0，S6、S7状态输出为1，它们 的次态都是S0。
四、时序图
CLK Q3
00 10 20 30 41 51 61 70 01 10
Q2 Q1 Y
0 00 0 10 1 00 1 10 0 00 0 10 1 01 0 00 1 11 0 00
数字电子技术 第六章习题答案
第六章 习题解答6.1. 分析题图P6.1所示电路的功能，列出功能表。
解：图P6.1所示电路的功能表如表6.1所示。
将功能表中各变量数值关系的逻辑函数用对应的“卡诺图”如图6.1所示。
RS 具有约束条件RS ＝0，触发器的逻辑表达式为⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，根据这一逻辑表达式，P6.1逻辑电路具有基本RS 触发器的逻辑功能，约束条件是SR=0。
6.2同步RS 触发器与基本RS 触发器的主要区别是什么？解：同步RS 触发器与基本RS 触发器的主要区别是基本RS 触发器的RS 输入信号不论任何时刻都是有效的，只要RS 输入的状态组合发生变化，输出Q 的状态跟随发生变化；而同步同步RS 触发器的RS 输入信号只要在CP 时钟脉冲信号有效时段内起作用，只有在这一时段内，输出Q 的状态才跟随RS 输入的状态组合变化而发生变化。
1& & 1QR图 P6.1QR S Q nQ n+1功 能 1 1 1 1 0 1 不用 不用 不允许11 0 0 0 1 0 0 01=+n Q 置0 0 0 1 1 0 1 1 1 11=+n Q 置10 00 00 10 1n n Q Q =+1 保持6.3如图P6.3 (a)所示电路的初始状态为Q =1，R 、S 端和CP 端的信号如图P6.3（b ）所示，画出该同步RS 触发器相应的Q 和Q 端的波形。
解：根据图P6.3 (a)所示电路结构，其功能为同步RS 触发器，电路的特性方程为：⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，若R=S=1，在CP 时钟脉冲信号为“1”的时段内，触发器的两个输出端的状态均输出“1”，此种情况下，若CP 时钟脉冲信号从“1”状态，跳变为“0”的输入状态，则触发器的两个输出状态为不确定状态。
根据特性方程以及电路的初始状态，作出电路的输出端时序图如图6.3所示。
6.4 主从RS 触发器输入信号的波形如图P6.4（a ）、（b ）所示。
数字电子技术第六
1 01 0 10 1 0 11 0 11 0
39
(４)拟定电路旳逻辑功能. •X=0时
00
01 10 11
电路进行加1计数 •X=1时
00
11 10 01
电路进行减1计数 。
X/Y Q2Q1 00
0/1 1/0
电路功能：可逆计数器
11
Y可了解为进位或借位端。
0/0
1/0
01
1/0 0/0 1/1
分析：找出给定时序电路旳逻辑功能 即找出在输入和CLK作用下，电路旳次态和输出。
一般环节： ①从给定电路写出存储电路中每个触发器旳驱动方程 （输入旳逻辑式），得到整个电路旳驱动方程。
②将驱动方程代入触发器旳特征方程，得到状态方程。
③从给定电路写出输出方程。
几种概念
有效状态：在时序电路中，但凡被利用了旳状态。 有效循环：有效状态构成旳循环。
X/Y Q2Q1
状态图
0/0
00
1/0
01
0/1
1/0 1/0
0/0
1/1
11
0/0
10
38
根据状态转换表，画出波形图。
CP
Q1nQ0n
Q Q n1 n1 10
Z
A
A= 0 A= 1
0 0 0 1 1 1 0 QQ10
0 1 1 0 0 0 0 QQ21
10 11 01 0
11 00 10 1 Z
这四种措施从不同侧面突出了时序电路逻 辑功能旳特点，它们在本质上是相同旳，能够 相互转换。
6.2 时序逻辑电路旳分析措施
时序电路旳分析环节：
1
电路图
时钟方程、 驱动方程和
输出方程
数字电子技术基础第六章
解 (1) 写出电路方程式 ① 时钟方程 ② 驱动方程
D2= Q0 Q1
数字电子技术基础第六章
(2) 求电路状态方程
D2= Q0 Q1
数字电子技术基础第六章
(3)列电路状态转换真值表
D2= Q0 Q1
CP2 D2 CP1 D1 CP0 D0
000
00 1
10
0
1
001
0
1
00
1
0
010
00 0
10
Z(Z1，…Zj)
Q(Q1，…Qr)
各信号之间的逻辑关系方程组： Z＝F1(X，Qn) Y＝F2(X，Qn) Qn+1＝F3(Y，Qn)
Y(Y1，…Yr)
输出方程 驱动方程 状态方程
数字电子技术基础第六章
6.1.2 时序逻辑电路的分类
1、从控制时序状态的脉冲源来分： 同步： 存储电路里所有触发器有一个统一的时钟源
数字电子技术基础第六章
例：分析下图逻辑电路。
解：电路中，FF1的时钟CP1未与时钟源CP相连，属异步时序电路。 ⑴ 写各逻辑方程式：
。
① 各触发器的时钟信号逻辑方程： FF0：CP0＝CP，上升沿触发； FF1：CP1＝Q0，仅当Q0由0→1时，Q1状态才可能改变，否则 Q1 状态保持。 ② 输出方程：
数字电子技术基础第六章
（2）用D触发器实现
数字电子技术基础第六章
例2 试设计一个同步时序电路，要求电路中触发器Q0、Q1、 Q2及输出Y端的信号与CP时钟脉冲信号波形满足下图 所示的时序关系。
解： 据题意可直接由波形图画出电路状态图。
(1) 确定触发器的类型和个数
选择3个上升沿触发的JK 触发器。
数字电路第六章
= L
R
公式使用条件：
1、电路中仅有1个电抗元件； 2、激励信号是阶跃信号，或分段区间是常数。 计算信号从某个初始值 x (0)变化到某个特定值 x (t) 所需 要的时间： x (∞ ) − x (0)
t = τ ln
x (∞ ) − x (t )
第六章
脉冲波形的产生和整形
6.2 555定时器电路及其功能
第六章
脉冲波形的产生和整形
− t
四、三要素公式
x ( t ) = x ( ∞ ) + [ x ( 0 ) − x ( ∞ )] e
终止值 初始值
τ
时间常数
注意事项：
1、求x(0)：电容（电感）看成短（开）路,保留原有的电压(流)值 2、求x(∞)：电容（电感）看成开（短）路 3、求时间常数：
τ = RC
脉冲波形的产生和整形
第六章 脉冲波形的产生和整形 下图是该电路的电压传输特性，它是一个典型的反 相输出施密特触发特性。
如果参考电压由外接的电压Vco供给，则不难看出这时 Vt+ = Vco，Vt- = 1/2Vco，Vt= 1/2Vco。通过改变Vco值，可 以调节回差电压的大小。
第六章
脉冲波形的产生和整形
第六章
脉冲波形的产生和整形
6.4 单稳态触发器
一、单稳态触发器特性
单稳态触发器与一般的双稳态触发器及施密特触发器不同 之处在于：它只有一个稳态，另外有一个暂稳态。 所谓暂稳态，是一个不能长久保持的状态，在暂稳态期 间，电路中一些电压和电流会随着电容器的充电和放电发生变 化。而稳态中，电路中电流及电压是不变的。 在单稳态触发器中，没有外加触发信号的作用，电路始终 处于稳态；在外加触发信号的作用下，电路能从稳态翻转到暂 稳态，经过一段时间后，又能自动返回稳态。 单稳态触发器处于暂稳态的时间通常取决于电容充电和放电 的时间，这个时间等于单稳态触发器的输出脉冲的宽度。
数字电子技术基础第6章
03
组合逻辑电路
组合逻辑电路的基本概念
组合逻辑电路的定义
组合逻辑电路的表示方法
由门电路组成的数字电路，其输出仅 取决于当前的输入。
逻辑函数表达式、逻辑电路图、真值 表等。
组合逻辑电路的特点
无记忆功能，输入发生变化时，输出 立即响应。
组合逻辑电路的分析与设计
组合逻辑电路的分析步骤 列出真值表；
写出逻辑函数表达式；
THANKS
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03
区别
数字信号是离散的，而模拟信号是连续的；数字信号只有高、低两种状
态，而模拟信号具有无限多种状态；数字信号抗干扰能力强，传输距离
远，而模拟信号易受干扰，传输距离较短。
数字电子技术的应用
计算机技术
计算机的核心部件如CPU、内 存等都采用了数字电子技术。
通信技术
数字通信具有抗干扰能力强、 传输距离远、保密性好等优点 ，广泛应用于移动通信、光纤 通信等领域。
数字密码锁的实现方式
数字密码锁的实现方式有多种，可以通过硬件实 现，如使用集成电路或可编程逻辑器件，也可以 通过软件实现，如使用单片机或微处理器。
数字频率计的设计与实现
01
数字频率计简介
数字频率计是一种利用数字电 路技术实现频率测量的电子设 备，具有测量准确度高、测量 范围广等优点。
03
02 数字频率计的组成
状态
时序逻辑电路的状态，通 常用二进制代码表示。
状态转移图
描述时序逻辑电路状态转 移规律的图形，由状态转 移表推导得出。
时序逻辑电路的分析与设计
分析方法
通过分析输入输出关系、 状态转移图和真值表，确 定时序逻辑电路的功能。
数电第16讲 第六章(2)
1 0 1 0 0 0 0 0
《数字电子技术基础》第五版
画状态转换图
现态 次态
Q2n
Q1n
Q0n
Q2n+1 Q1n+1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 0 0 0 1
0 1 1 0 0 1 1 0
101 Q0n+1 CP2 CP1 CP0 ↓ 001→ 010 ←110 1 1 1 000→ 0 1 1 ↓ ↑ 1 0 1 1 100 0 ← 1 011 1 1 ↑ 1 0 1 1 0 111 0 1 1 1 0 1 能自启动 0 1 0 1 1 1 0
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器
《数字电子技术基础》第五版
一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成， 可存放一组N位二值代码。 ②只要求其中每个触发器可置或置0。 例1：
74 LS 75 clk 高电平期间 Q 随 D 改变
《数字电子技术基础》第五版
74LS 194A引脚功能表
R’D 0 1 1 1 1 S1 X 0 0 1 1 S0 X 0 1 0 1 工作状态 置零 保持 右（高）移 左（低）移 并行输入
《数字电子技术基础》第五版
扩展应用（4位
8位）
《数字电子技术基础》第五版
例：
解： Y=MX8+NX2
《数字电子技术基础》第五版
小结：
《数字电子技术基础》第五版
第六章 时序逻辑电路
《数字电子技术基础》第五版
*6.2.3 异步时序逻辑电路的分析方法
异步时序电路特点： 各触发器的时钟不同时发生 分析方法稍有不同： 除写出驱动方程、输出方程外，还要写出时钟方程
数电6-2
n n 2 1
Y 0 0 0 1
X
X= 0 X= 1 00 01 10 11 01 10 11 00 11 00 01 10
Q Q10 Q Q21 Y
1 0
0 1
1 1
0 0
1 1
0 1
1 0
Y=Q2nQ1n
13
数字电子技术
４.确定电路的逻辑功能
•A=0时 时
00 01 10 11
Q2Q1 A/Y 0/0 00 1/0 01
n n n Q 2 + 1 Q 1 +1 Q 0 + 1
001 010 100 110 001 010 100 110
16
数字电子技术
3. 画出状态图
000 001
状态表
Q2n Q1n Q0n
n n n Q 2 + 1 Q 1 +1 Q 0 + 1
011
110
100
010
101
000 001 010 011 100 101 110 111
3
数字电子技术 (2) 根据电路列出三个方程组 输出方程组: 输出方程组 激励方程组: 激励方程组 T0=A T1=AQ0
A T0 1T C1 FF0 & CP G1 T1 1T C1 FF1 Q1 Q1 Q0 Q0 & G2 Y
Y=AQ1Q0
将激励方程组代入T触发器的特性方程得状态方程组 将激励方程组代入 触发器的特性方程得状态方程组
Z2=Q2
15
数字电Байду номын сангаас技术 将激励方程代入D 将激励方程代入 触发器的特性方程得状态方程
Q n+1 = D
状态表
Y 0 0 0 1
X
X= 0 X= 1 00 01 10 11 01 10 11 00 11 00 01 10
Q Q10 Q Q21 Y
1 0
0 1
1 1
0 0
1 1
0 1
1 0
Y=Q2nQ1n
13
数字电子技术
４.确定电路的逻辑功能
•A=0时 时
00 01 10 11
Q2Q1 A/Y 0/0 00 1/0 01
n n n Q 2 + 1 Q 1 +1 Q 0 + 1
001 010 100 110 001 010 100 110
16
数字电子技术
3. 画出状态图
000 001
状态表
Q2n Q1n Q0n
n n n Q 2 + 1 Q 1 +1 Q 0 + 1
011
110
100
010
101
000 001 010 011 100 101 110 111
3
数字电子技术 (2) 根据电路列出三个方程组 输出方程组: 输出方程组 激励方程组: 激励方程组 T0=A T1=AQ0
A T0 1T C1 FF0 & CP G1 T1 1T C1 FF1 Q1 Q1 Q0 Q0 & G2 Y
Y=AQ1Q0
将激励方程组代入T触发器的特性方程得状态方程组 将激励方程组代入 触发器的特性方程得状态方程组
Z2=Q2
15
数字电Байду номын сангаас技术 将激励方程代入D 将激励方程代入 触发器的特性方程得状态方程
Q n+1 = D
状态表
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1000
0000
0001
0010
0111
0110
0101
0100
0011
36
CP
1
Q0
0
0
Q1 Q2
Q3 CR
00 0 00 0 11 0
37
② 用反馈置0法实现模9计数
Q3Q2Q1Q0
0000 0001 0010 0011 0100 0101
经过7个CP脉冲作用后，从DSI 端串行输入的数码就可以从DO 端串行输出。 串入串出
11
2. 多功能双向移位寄存器
（1）工作原理 高位移向低位----左移
低位移向高位----右移
多功能移位寄存器工作模式简图
右移串行输入（DIR） 左移串行输出（DOL）
并行输入 D0 D1 D2 D3
FF FF FF FF 01 2 3 Q0 Q1 Q2 Q3
写出激励方程： D0=DSI D1=Q0n
写出状态方程：
Q0n+1=DSI Q2n+1 =D2 =Qn1
D2=Qn1
D3=Qn2
Q1n+1 =D1 = Q0n Q3n+1 =D3 = Qn2
D0 D2 D1 D3 DSI
CP
FF0
1D ＞
Q0
FF1
1D Q0 ＞
Q1
FF2
1D Q1 ＞
Q2
FF3 Q3
1D Q2 ＞
DSO Q3
9
Q0n+1=DSI Q1n+1 =Q0n Q2n+1 =Qn1 Q3n+1 =Qn2
FF0 FF1 FF2 FF3
0 0 00
1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1
1 0 00 1 1 00 0 1 10 1 011
1011
DSI
CP
FF0
1D ＞
29
74LVC16引脚功能图
CET CEP
PE
CR CP
CET CEP PE
CR CP
D0 D1 D2 D3 74LVC161 TC Q0 Q1 Q2 Q4
30
时序图
CR
PE
D0 D1 D2 D3
CP
CEP
CET
Q0
Q1 Q2 Q3
TC
异步清零 同步预置
计数
保持
TC=CET•Q3Q2Q1Q0
31
并行输出
右移串行输出（DOR） 左移串行输入（DIL）
12
实现多种功能双向移位寄存器的一种方案(仅以FFm为例)
Q Q n1
S1S0=00
m
n
不变
m
Q Q S1S0=01
n1 m
n 低位移 m1 向高位
Q Q S1S0=10
n1
m
n 高位移 m1 向低位
Q D S1S0=11
C1 R
Q0
Q1
Q2
Q3 TC
27
74LVC161逻辑功能表
输入
输出
清零 预置 使能 时钟 预置数据输入
计数
进 位
CR PE CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC
L × × × × ××××LL L L L
H
L
××
↑ D3 D2 D1 D0 D3 D2 D1 D0 #
假定集成计数器的模为N，需要得到模为M的计数器
复位法
利用PE端 反馈置0法 利用CR端 反馈清0法
设法跳过 N-M个状态 进位法 利用进位信号反馈置数
多片级联
先级联，再整体反馈清0或整体反馈置数
将M分解成多个因数的乘积，再将构成的模 为这些因数的计数器级联
34
例： 用一块模16的二进制计数器74161实现模9计数器。
CEP
Q0 Q1 Q2 Q3TC
CEP CI CET
PE
D0 D1 D2 D3CR
CP
PE
CO
C EQP0 CET
Q1
Q2
Q3TC PE
D0 D1 D2 D3CR
CR
集成同步计数器的级联使用
集成计数器的同步和异步级联
1 同 步
CI
CP
Q0 Q1 Q2 Q3TC
CEP CET
PE
D0 D1 D2 D3CR
C1
C1
…
1D
C1
CP
OE …
Q0
Q1
…
Q7
脉冲边沿敏感的寄存器 带输出缓存器的8位寄存器
4
8位CMOS寄存器74HC/HCT374
1
1
1
D0
D1
…
D7
CP
0 OE
1D
1D
C1
C1
…
1D
C1
1
1
1
…
Q0
Q1
…
Q7
1
1
1
5
8位CMOS寄存器74HC/HCT374
工作模式 存入和读出数据 存入数据，禁止输出
1
异 步 CI
CP
Q0 Q1 Q2 Q3TC
CEP CET
PE
D0 D1 D2 D3CR
1
CO
Q0 Q1 Q2 Q3TC
CEP CET
PE
D0 D1 D2 D3CR
1
1
CO
Q0 Q1 Q2 Q3TC
CEP CET
PE
D0 D1 D2 D3CR
1
2. 其他模数的计数器
（1）用集成计数器构成任意模数计数器
FF1 Q1
FF2 Q2
FF3 Q3
CP
＞C
＞C
＞C
＞C
R
R
R
R
CR
Q0
Q1
Q2
Q3
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CP
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
6.5.1 寄存器和移位寄存器
1、 寄存器
寄存器:是数字系统中用来存储代码或数据的逻辑部 件。它的主要组成部分是触发器。
一个触发器能存储1位二进制代码，存储 n 位二进制 代码的寄存器需要用 n 个触发器组成。
寄存器实际上是若干触发器的集合。
3
8位CMOS寄存器74HC374
D0
D1
…
D7
1D
1D
《电子技术基础 数字部分》
第六章 时序逻辑电路
1
第六章 时序逻辑电路
6.1 时序逻辑电路的基本概念 6.2 同步时序逻辑电路的分析 6.3 同步时序逻辑电路的设计 6.4 异步时序逻辑电路的分析 6.5 若干典型的时序逻辑集成电路 6.6 简单的时序可编程逻辑器件GAL
2
6.5 若干典型的时序逻辑集成电路
实现的方法就是在74161的状态图上截取一段（9个状态） 并将它们链接成一个环
0000 1111 1110 1101
0001 1100
0010 1011
0011 1010
0100 1001
0101 0110 0111 1000
计数器74161的基本状态循环
35
① 用反馈清0法实现模9计数
Q3Q2Q1Q0
Q0
FF1
1D Q0 ＞
Q1
FF2
1D Q1 ＞
Q2
FF3 Q3
1D Q2 ＞
DSO Q3
10
DSI =1101,从高位开始输入
12 34 56 78 CP DSI 1 1 0 1 0 0 0 0 0
Q0
1 101
Q1
1 101
Q2 Q3(DSO)
不确定状态
1 101 1 101
并行输出 DPO
串行输出
n1 m
并入
m
13
（2）典型集成电路 CMOS 4位双向移位寄存器74HC/HCT194
DI0
DI1
DI2
S1 S0 DSR
DI3
DSL
四选一MUX0
MUX1
MUX2
MUX3
FF0
FF1
FF2
FF3
D0 1S
Q0
D1 1S
Q1
D2 1S
Q2
D3 1S
Q3
C1
C1
C1
C1
D0
1R
D1
1R
D2
1R
R
输入
OE CP DN
L ↑ L* L ↑ H* H ↑ L* H ↑ H*
内部触发器
Q n1 N L H L H
输出
Q0~Q7
对应内部触发 器的状态 高阻 高阻
L*,H*表示CP脉冲上升沿之前瞬间DN的电平
6
2、 移位寄存器
•移位寄存器的逻辑功能
移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高 位或向低位移动的逻辑功能部件。
可逆计数器
加计数器
二进制计数器 非二进制计数器
减计数器
……
可逆计数器
十进制计数器 任意进制计数器
18
1、 二进制计数器
(1) N位异步二进制计数器---4位异步二进制加法计数器 ① 工作原理
FF0 Q0
FF1 Q1
FF2 Q2
FF3 Q3
CP
＞C
＞C
＞C
＞C
R
R