数电第三章资料
合集下载
数电~ 第三章总结
第三章组合逻辑电路一、组合逻辑电路的特点组合逻辑电路在逻辑功能上的特点是电路任意时刻的输出状态，只取决于该时刻的输入状态，而与该时刻之前的电路输入状态和输出状态无关。
组合逻辑电路在结构上的特点是不含有具有存储功能的电路。
可以由逻辑门或者由集成组合逻辑单元电路组成，从输出到各级门的输入无任何反馈线。
二、组合逻辑电路的分析组合逻辑电路的分析就是根据给定的逻辑电路，通过分析找出电路的逻辑功能，或是检验所设计的电路是否能实现预定的逻辑功能，并对功能进行描述。
其一般步骤为：（1）根据逻辑图写出输出逻辑函数表达式由输入端逐级向后推（或从输出向前推到输入），写出每个门的输出逻辑函数表达式，最后写出组合电路的输出与输入之间的逻辑表达式。
有时需要对函数式进行适当的变换，以使逻辑关系简单明了。
（2）列出真值表列出输入逻辑变量全部取值组合，求出对应的输出取值，列出真值表。
（3）说明电路的逻辑功能根据逻辑表达式或真值表确定电路的逻辑功能，并对功能进行描述。
三、组合逻辑电路的设计根据给定的逻辑功能要求，设计出能实现这一功能要求的最简组合逻辑电路，就是设计组合逻辑电路的任务。
在设计组合逻辑电路时，电路的最简是我们追求的目标之一。
电路的“最简”含意是指所用器件数最少、器件的品种最少、器件间的连线也最少。
组合逻辑电路设计的一般步骤如下：(1)进行逻辑规定根据设计要求设计逻辑电路时，首先应分析事件的因果关系，确定输入与输出逻辑变量，并规定变量何时取1何时取0，即所谓逻辑状态赋值。
(2)列真值表并写出逻辑函数式根据输入、输出之间的因果关系，列出真值表。
至此，便将一个具有因果关系的事件表示为逻辑函数，并且是以真值表的形式给出。
真值表中输出为1时所对应的各最小项之和就是输出逻辑函数式。
(3) 对输出逻辑函数式化简可用代数法或卡诺图法对逻辑函数式化简。
输出逻辑函数式一般为与或表达式，如要求用指定的门电路实现，则须将逻辑表达式变换为相应的形式。
数字电子技术基础第三章
二、交流噪声容限
反相器对窄脉冲 的噪声容限—交 流噪声容限远高 于直流噪声容限。
交流噪声容限受 电源电压和负载 电容的影响。
图3.3.23 CMOS反相器的交流噪声容限
三、动态功耗
动态功耗：当CMOS 反相器从一种稳定工 作状态突然转变到另 一种稳定的过程中， 将产生附加的功耗。
PD=PC+PT PD为总动态功耗 PC为对负载电容充放
图3.3.xx CMOS三态门电路结构之三 可连接成总线结构。还能实现数据的双向传输。
3.3.6 CMOS电路的正确使用
一、输入电路的静电防护
1、在存储和运输CMOS器件时最好采用金属屏蔽层 作包装材料，避免产生静电。
2、组装、调试时，应使电烙铁和其他工具、仪表、 工作台面等良好接地。操作人员的服装、手套等选用 无静电的原料制作。
图3.5.34 OC门输出并联的接法及逻辑图
2.1 概述
常用的门电路在逻 辑功能上有: 与门、 或门、非门、与非 门、或非门、与或 非门、异或门等几 种。
单开关电路 互补开关电路
图3.1.1 获得高、低电平的基本原理
图3.1.2 正逻辑与负逻辑
一些概念
1、片上系统（SoC） 2、双极型TTL电路 3、CMOS
1961年美国TI公司,第一片数字集成电路 （Integrated Circuits, IC）。
C=1时 Vo=RL*Vi/(RL+RTG) RTG越小越好，并且希望不 受输入电压变化。
图3.3.39 CMOS模拟开关接 负载电阻的情况
四、三态输出的CMOS门电路
高阻态。 此电路结构 总是接在集 成电路的输 出端。
图3.3.40 CMOS三态门电路结构之一
数字电子技术基础 第3章
第3章 集 成 逻 辑 门
3.2 TTL集成逻辑门
3.2.1 TTL与非门的工作原理
图 3-1 典型TTL与非门电路
第3章 集 成 逻 辑 门
① 输入级。由多发射极管V1 和电阻R1组成，其作用 是对输入变量A、B、C实现逻辑与，所以它相当一个与门。 多射极管V1的结构如图3-2(a)所示，其等效电路如图32(b)所示。设二极管V1~V4 的正向管压降为0.7 V，当输入 信号A 、 B、C中有一个或一个以上为低电平(0.3V)时， UP1=1V，Uc=0.3V； 当A、B、C全部为高电平(3.6V)时， UP1=4.3V ， Uc=3.6V 。可见，仅当所有输入都为高时，输 出才为高，只要有一个输入为低，输出便是低，所以起到 了与门的作用。
第3章 集 成 逻 辑 门
④ 噪声容限UNL、UNH 。 实际应用中，由于外界干扰、电源波动等原因，可能使 输入电平UI偏离规定值。为了保证电路可靠工作，应对干扰 的幅度有一定限制，称为噪声容限。 低电平噪声容限是指在保证输出高电平的前提下，允许 叠加在输入低电平上的最大噪声电压(正向干扰)，用UNL表示： UNL=UOFF-UIL 若UOFF=0.8V, UIL=0.3V，则UNL=0.5V。 高电平噪声容限是指在保证输出低电平的前提下，允许 叠加在输入高电平上的最大噪声电压(负向干扰)， 用UNH表 示：
第3章 集 成 逻 辑 门
③ 开门电平UON和关门电平UOFF。 开门电平UON是保证输出电平达到额定低电平(0.3V ) 时，所允许输入高电平的最低值，即只有当 UI ＞ UON 时， 输 出 才 为 低 电 平 。 通 常 UON=1.4V ， 一 般 产 品 规 定 UON≤1.8V。 关门电平UOFF是保证输出电平为额定高电平(2.7V左右) 时，允许输入低电平的最大值，即只有当UI≤UOFF时， 输 出才是高电平。通常UOFF≈1V，一般产品要求UOFF≥0.8V。
数电第三章讲解
TP管和TN管同时导通。 在电源VDD和地之间建立
起低阻通道，形成较大的 脉冲电流。 不仅增加了CMOS电路的 功耗，而且也成为CMOS 电路的内部干扰源。
22
3. CMOS反相器的输入特性
由于信号从栅极输入， 输入电阻很大，又有一个小的寄生电容， 如果输入端没有保护电路， 输入端可能被静电感应充电至高压， 造成绝缘栅击穿，使器件永久损坏。 为避免造成栅极击穿， 实际的CMOS集成电路的每一个输入端都设有输入保
第3章 集成逻辑门电路
3.1 概述
逻辑门电路(门电路): 用来实现基本逻辑关系的电子电路 集成逻辑门电路: 将若干个逻辑门电路集成在一块半导体材料基片上
1
集成逻辑门电路有两种类型器件：
（1）由三极管组成的双极型集成电路
例如：晶体管-晶体管逻辑电路 （简称TTL：Transistor-Transistor Logic）
和增强型NMOS驱动管（TN） 串联组成
11
TP的开启电压VGS(th)P < 0 TN的开启电压VGS(th)N > 0 电路正常工作的条件： VDD >∣VGS(th)P∣+ VGS(th)N，
且VGS(th)N =∣VGS(th)P∣， TN和TP具有相同的导通电阻
Ron和截止电阻Roff。
12
2．工作原理
当输入为低电平时： TN的VGSN = 0 v < VGS(th)N 管子截止。 TP的∣VGSP ∣= VDD 管子导通， 输出为高电平VOH vO =VOH≈VDD
13
当输入为高电平VDD时
TN的VGSN = VDD >VGS(th)N， 管子导通。 TP的VGSP = 0 v > VGS(th)P 负载管截止。 输出为低电平VOL， vO =VOL≈0 v。
起低阻通道，形成较大的 脉冲电流。 不仅增加了CMOS电路的 功耗，而且也成为CMOS 电路的内部干扰源。
22
3. CMOS反相器的输入特性
由于信号从栅极输入， 输入电阻很大，又有一个小的寄生电容， 如果输入端没有保护电路， 输入端可能被静电感应充电至高压， 造成绝缘栅击穿，使器件永久损坏。 为避免造成栅极击穿， 实际的CMOS集成电路的每一个输入端都设有输入保
第3章 集成逻辑门电路
3.1 概述
逻辑门电路(门电路): 用来实现基本逻辑关系的电子电路 集成逻辑门电路: 将若干个逻辑门电路集成在一块半导体材料基片上
1
集成逻辑门电路有两种类型器件：
（1）由三极管组成的双极型集成电路
例如：晶体管-晶体管逻辑电路 （简称TTL：Transistor-Transistor Logic）
和增强型NMOS驱动管（TN） 串联组成
11
TP的开启电压VGS(th)P < 0 TN的开启电压VGS(th)N > 0 电路正常工作的条件： VDD >∣VGS(th)P∣+ VGS(th)N，
且VGS(th)N =∣VGS(th)P∣， TN和TP具有相同的导通电阻
Ron和截止电阻Roff。
12
2．工作原理
当输入为低电平时： TN的VGSN = 0 v < VGS(th)N 管子截止。 TP的∣VGSP ∣= VDD 管子导通， 输出为高电平VOH vO =VOH≈VDD
13
当输入为高电平VDD时
TN的VGSN = VDD >VGS(th)N， 管子导通。 TP的VGSP = 0 v > VGS(th)P 负载管截止。 输出为低电平VOL， vO =VOL≈0 v。
数电第三章门电路
15
§3.4 TTL门电路
数字集成电路：在一块半导体基片上制作出一个 完整的逻辑电路所需要的全部元件和连线。 使用时接：电源、输入和输出。数字集成电 路具有体积小、可靠性高、速度快、而且价 格便宜的特点。
TTL型电路：输入和输出端结构都采用了半导体晶 体管，称之为: Transistor— Transistor Logic。
输出高电平
UOH (3.4V)
u0(V)
UOH
“1”
输出低电平
u0(V)
UOL
UOL (0.3V)
1
(0.3V)
2 3 ui(V)
1 2 3 ui(V)
阈值UT=1.4V
传输特性曲线
理想的传输特性 28
1、输出高电平UOH、输出低电平UOL UOH2.4V UOL 0.4V 便认为合格。 典型值UOH=3.4V UOL 0.3V 。
uA t
uF
截止区： UBE< 死区电压， IB=0 ， IC=ICEO 0 ——C、 E间相当于开关断开。
+ucc
t
4
0.3V
3.2.3MOS管的开关特 恒流区：UGS>>Uth ， UDS
性： +VDD
0V ——D、S间相当于 开关闭合。
R
uI
Uo
Ui
NMO S
uO
夹断区： UGS< Uth， ID=0 ——D、S间相当于开关断开。
3.3.4 其它门电路
一、 其它门电路
其它门电路有与非门、或非门、同或门、异或门等等,比如：
二、 门电路的“封锁”和“打开”问题
A B
&
Y
C
当C=1时，Y=AB.1=AB
§3.4 TTL门电路
数字集成电路：在一块半导体基片上制作出一个 完整的逻辑电路所需要的全部元件和连线。 使用时接：电源、输入和输出。数字集成电 路具有体积小、可靠性高、速度快、而且价 格便宜的特点。
TTL型电路：输入和输出端结构都采用了半导体晶 体管，称之为: Transistor— Transistor Logic。
输出高电平
UOH (3.4V)
u0(V)
UOH
“1”
输出低电平
u0(V)
UOL
UOL (0.3V)
1
(0.3V)
2 3 ui(V)
1 2 3 ui(V)
阈值UT=1.4V
传输特性曲线
理想的传输特性 28
1、输出高电平UOH、输出低电平UOL UOH2.4V UOL 0.4V 便认为合格。 典型值UOH=3.4V UOL 0.3V 。
uA t
uF
截止区： UBE< 死区电压， IB=0 ， IC=ICEO 0 ——C、 E间相当于开关断开。
+ucc
t
4
0.3V
3.2.3MOS管的开关特 恒流区：UGS>>Uth ， UDS
性： +VDD
0V ——D、S间相当于 开关闭合。
R
uI
Uo
Ui
NMO S
uO
夹断区： UGS< Uth， ID=0 ——D、S间相当于开关断开。
3.3.4 其它门电路
一、 其它门电路
其它门电路有与非门、或非门、同或门、异或门等等,比如：
二、 门电路的“封锁”和“打开”问题
A B
&
Y
C
当C=1时，Y=AB.1=AB
精品课件-数字电子技术-第3章
由真值表3-3可知，当ABC取011，110，111时，输出为1， 在其它输入情况下，输出均为0。据此可画出输出波形，如图 3-7所示。
图3-7 例3.3输出波形图
第3章 组合逻辑电路
3.1.2 组合电路设计简介 组合逻辑电路的设计，就是根据给定的逻辑设计要求，设
计出能实现该逻辑功能的最简逻辑电路。所谓“最简”，是指 电路所用的器件数最少，器件的种类最少，而且器件之间的连
第3章 组合逻辑电路
图3-1 组合电路框图
第3章 组合逻辑电路
图3-2 实际的译码显示电路
第3章 组合逻辑电路
3.1 组合电路的分析与设计 3.1.1
组合逻辑电路的分析，就是通过对一个给定的组合逻辑电 路的分析，找出其输出和输入之间的逻辑关系，从而了解给定
(1) 根据给定的逻辑图，从输入到输出逐级写出逻辑函数
第3章 组合逻辑电路
图3-18 8线—3线编码器逻辑符号
第3章 组合逻辑电路
表3-9 8线—3线编码器功能表
第3章 组合逻辑电路
2. 二进制优先编码器允许多个输入端同时请求编码，但在实 际编码时，按输入信号的优先级别进行编码。也就是说，当多 个输入端同时有编码请求时，编码器只对其中优先级别最高的 有效输入信号进行编码，而不考虑其它优先级别比较低的输入
第3章 组合逻辑电路
图3-14 比较器框图
第3章 组合逻辑电路
1. 四位并行比较器用来完成两个四位二进制数的大小比较， 图3-15（a）所示为四位并行比较器74LS85的逻辑符号，图315（a）中“COMP”为比较器的定性符。该比较器共有11个输 入端，其中A3A2A1A0、B3B2B1B0为参与比较的两个四位二进制数 A、B；A<B、A=B 和A>B为三个扩展 输入端，又称级联输入端，用于片与片之间的连接；FＡ<Ｂ、F Ａ=Ｂ和FＡ>Ｂ为比较器的比较结果输出端。图3-15（b）所示为 74LS85
图3-7 例3.3输出波形图
第3章 组合逻辑电路
3.1.2 组合电路设计简介 组合逻辑电路的设计，就是根据给定的逻辑设计要求，设
计出能实现该逻辑功能的最简逻辑电路。所谓“最简”，是指 电路所用的器件数最少，器件的种类最少，而且器件之间的连
第3章 组合逻辑电路
图3-1 组合电路框图
第3章 组合逻辑电路
图3-2 实际的译码显示电路
第3章 组合逻辑电路
3.1 组合电路的分析与设计 3.1.1
组合逻辑电路的分析，就是通过对一个给定的组合逻辑电 路的分析，找出其输出和输入之间的逻辑关系，从而了解给定
(1) 根据给定的逻辑图，从输入到输出逐级写出逻辑函数
第3章 组合逻辑电路
图3-18 8线—3线编码器逻辑符号
第3章 组合逻辑电路
表3-9 8线—3线编码器功能表
第3章 组合逻辑电路
2. 二进制优先编码器允许多个输入端同时请求编码，但在实 际编码时，按输入信号的优先级别进行编码。也就是说，当多 个输入端同时有编码请求时，编码器只对其中优先级别最高的 有效输入信号进行编码，而不考虑其它优先级别比较低的输入
第3章 组合逻辑电路
图3-14 比较器框图
第3章 组合逻辑电路
1. 四位并行比较器用来完成两个四位二进制数的大小比较， 图3-15（a）所示为四位并行比较器74LS85的逻辑符号，图315（a）中“COMP”为比较器的定性符。该比较器共有11个输 入端，其中A3A2A1A0、B3B2B1B0为参与比较的两个四位二进制数 A、B；A<B、A=B 和A>B为三个扩展 输入端，又称级联输入端，用于片与片之间的连接；FＡ<Ｂ、F Ａ=Ｂ和FＡ>Ｂ为比较器的比较结果输出端。图3-15（b）所示为 74LS85
数电第3章
2．CP=1时的情况 在CP=1时，G3和G4两个逻辑门被封锁，它们的输出G3OUT=1， G4OUT=1,所以无论G5OUT的输出 怎样变化，G1和G2组成的RS触 发器的输出状态保持不变。而G7和G8两个逻辑门被打开，它们 的输出G7OUT= 、G8OUT=D，即 = 、 =D。将它们代入RS触发器 的特性方程可以得到 =D。但是要特别注意，这时 只是随 着D的变化而变化，并不锁存。 3. CP下降沿时刻的情况 CP下降沿时刻即由CP=1时的情况变为CP=0时的情况，G7和G8 两个逻辑门被封锁，G3和G4两个逻辑门被打开。此时 锁存CP 下降沿时刻的D值而不再变化。随后将该值送入G1和G2组成的 RS触发器，使得Q=D。 4. CP下降沿过后的情况 CP下降沿过后G7和G8两个逻辑门被封锁， 锁存的CP下降沿 时刻的D值保持不变，G3和G4两个逻辑门被打开，D触发器的状 态Q保持,当然也不变。
3.2.2 工作原理 G5、G6、G7和G8 组成的电路受时钟信号CP的控制；G1、G2 、 G3和G4组成的电路受 的控制。
1．CP=0时的情况 在CP=0时，G7和G8两个门被封锁，它们的输出G7OUT=G8OUT=1, 所以无论数据输入端D怎样变化，G5和G6组成的RS触发器的输 出状态保持不变。但G3和G4两个门被打开，它们的输出 G3OUT= 、G4OUT= ，即G1和G2组成的RS触发器的 = 、 n+1 = 。将它们代入RS触发器的特性方程，可得Q = ,计算 过程如下：
3.3.2 逻辑功能描述 1. JK触发器的特性方程 将JK触发器的逻辑电路同D触发器的逻辑电路相比照可知， JK触发器新增加的或逻辑的输出就是D触发器的D。因此，由 JK触发器的逻辑电路和D触发器的特性方程可以很容易地得 到JK触发器的特性方程：
数电第三章
P146，图3.3.8，74LS138。 ， ， 。 P145，图3.3.7，二极管与门 ， ， 阵列组成的3线 线译码器 线译码器。 阵列组成的 线-8线译码器。 74LS139，双2入4出； ， 入 出 74LS154，4入16出。 ， 入 出
最 小 项 的 非
“3入8出”扩展为“4入16出” 入 出 扩展为“ 入 出
D = Y8 + Y9 = Y8 Y9
C = Y4 + Y5 + Y6 + Y7 = Y4 Y5 Y6 Y7 B = Y2 + Y3 + Y6 + Y7 = Y2 Y3 Y6 Y7
A = Y1 + Y3 + Y5 + Y7 + Y9 = Y1Y3 Y5 Y7 Y9
e.g.4 设计一个组合电路，将I0，I1，……I9，十个信号编程二进制代码， 设计一个组合电路， 十个信号编程二进制代码， 已知I 的优先级别最高， 次之，以此类推， 级别最低。 已知 9的优先级别最高，I8次之，以此类推，I0级别最低。当几个信号 同时出现在输入端时，要求只对优先级别最高的进行编码，且输入、 同时出现在输入端时，要求只对优先级别最高的进行编码，且输入、 输出都是低电平有效。 输出都是低电平有效。 解：优先编码表
——只考虑本位数，不考虑低位进位的二进制加法器。 异或——模2加。
e.g.2 分析图示电路 解： x = A ⊕ B = AB + AB
S = x ⊕ CI = A ⊕ B ⊕ CI = (AB + AB)CI + AB + ABCI = (AB + AB)CI + ( AB + A B)CI = A B CI + ABCI + ABCI + A BCI y = xCI = (A ⊕ B)CI
最 小 项 的 非
“3入8出”扩展为“4入16出” 入 出 扩展为“ 入 出
D = Y8 + Y9 = Y8 Y9
C = Y4 + Y5 + Y6 + Y7 = Y4 Y5 Y6 Y7 B = Y2 + Y3 + Y6 + Y7 = Y2 Y3 Y6 Y7
A = Y1 + Y3 + Y5 + Y7 + Y9 = Y1Y3 Y5 Y7 Y9
e.g.4 设计一个组合电路，将I0，I1，……I9，十个信号编程二进制代码， 设计一个组合电路， 十个信号编程二进制代码， 已知I 的优先级别最高， 次之，以此类推， 级别最低。 已知 9的优先级别最高，I8次之，以此类推，I0级别最低。当几个信号 同时出现在输入端时，要求只对优先级别最高的进行编码，且输入、 同时出现在输入端时，要求只对优先级别最高的进行编码，且输入、 输出都是低电平有效。 输出都是低电平有效。 解：优先编码表
——只考虑本位数，不考虑低位进位的二进制加法器。 异或——模2加。
e.g.2 分析图示电路 解： x = A ⊕ B = AB + AB
S = x ⊕ CI = A ⊕ B ⊕ CI = (AB + AB)CI + AB + ABCI = (AB + AB)CI + ( AB + A B)CI = A B CI + ABCI + ABCI + A BCI y = xCI = (A ⊕ B)CI
数字电子技术基础 第3章
iB 0，iC 0，C、E 间相当 于开关断开。
三极管 截止状态 等效电路
Uth为门限电压
第 3 章 集成逻辑门电路
返回首页
一、三极管的静态开关特性
iC u S 为放大和饱和的交界点，这时的临界饱和线I 增大使 iB 增大， 放大区 从而工作点上移， iC 增 iB 称临界饱和基极电流，用 IB(sat) 表示； M T 相应值：IC(sat) 为临界饱和集电极电流； S 大，uCEI减小。 IC(sat) B(sat) UBE(sat) 为饱和基极电压； 饱 Q UCE(sat) 为饱和集电极电压。对硅管， 和 截止区 UBE(sat) 0.7V， UCE(sat) 0.3V。三极 A 区 管在临界饱和点仍然具有放大作用。 U O N u
输入级
中间级
输出级
CT74H系列TTL与非门
第 3 章 集成逻辑门电路
返回首页
3.3.1 TTL 与非门
一、 TTL 与非门的工作原理
R1 R4 VCC +5V
2.8 k
B1
760
C2 C1
R2
58
V3 V2 R5 V4
A B
V1
4 k
VD1 VD2
470
R3
中间级由V2和R2、R3 逻辑符号 组成。V2 集电极和发射极 Y 分别输出两个不同逻辑电 V5 平的信号，分别驱动 V3和 V5。
第 3 章 集成逻辑门电路
返回首页
一、门电路的作用和常用类型
门电路 (Gate Circuit) 指用以实现基本逻辑关系和常用复合逻辑关系的 电子电路。
常用的逻辑门电路:
与门 或门 非门 异或门 与非门 或非门 与或非门
三极管 截止状态 等效电路
Uth为门限电压
第 3 章 集成逻辑门电路
返回首页
一、三极管的静态开关特性
iC u S 为放大和饱和的交界点，这时的临界饱和线I 增大使 iB 增大， 放大区 从而工作点上移， iC 增 iB 称临界饱和基极电流，用 IB(sat) 表示； M T 相应值：IC(sat) 为临界饱和集电极电流； S 大，uCEI减小。 IC(sat) B(sat) UBE(sat) 为饱和基极电压； 饱 Q UCE(sat) 为饱和集电极电压。对硅管， 和 截止区 UBE(sat) 0.7V， UCE(sat) 0.3V。三极 A 区 管在临界饱和点仍然具有放大作用。 U O N u
输入级
中间级
输出级
CT74H系列TTL与非门
第 3 章 集成逻辑门电路
返回首页
3.3.1 TTL 与非门
一、 TTL 与非门的工作原理
R1 R4 VCC +5V
2.8 k
B1
760
C2 C1
R2
58
V3 V2 R5 V4
A B
V1
4 k
VD1 VD2
470
R3
中间级由V2和R2、R3 逻辑符号 组成。V2 集电极和发射极 Y 分别输出两个不同逻辑电 V5 平的信号，分别驱动 V3和 V5。
第 3 章 集成逻辑门电路
返回首页
一、门电路的作用和常用类型
门电路 (Gate Circuit) 指用以实现基本逻辑关系和常用复合逻辑关系的 电子电路。
常用的逻辑门电路:
与门 或门 非门 异或门 与非门 或非门 与或非门
数字电子技术基础第三章 门电路
• 电平有偏移 • 带负载能力差
• 只用于IC内部电路
3.3 CMOS门电路
3.3.1MOS管的开关特性
金属层
一、MOS管的结构
氧化物层 半导体层
PN结
S (Source)：源极 G (Gate)：栅极 D (Drain)：漏极 B (Substrate):衬底
以N沟道增强型为例：
i f (u)
u
击穿
iIS(eU T1) (常温 U T下 2m 6 V)电压
温度的 电压当量
材料 硅Si 锗Ge
开启电压 0.5V 0.1V
导通电压 0.5~0.8V 0.1~0.3V
反向饱 开启 和电流 电压
反向饱和电流 1µA以下 几十µA
三、二极管的等效电路
理想 二极管
导通时i与u成 线性关系
浓度差 多子的扩散运动
扩散和漂移 这一对相反的 运动最终达到 动态平衡，空 间电荷区的厚 度不再改变。
（动画1-3）
6 PN结的导电性
(1) PN结加正向电压时的导电情况
PN结加正向电压时的导电情况如图01.07所示。
外加的正向电压， 方向与PN结内电场方向 相反，削弱了内电场。 扩散电流加大。扩散电 流远大于漂移电流，可 忽略漂移电流的影响， PN结呈现低阻性。
图01.02 本征激发和复合的过程（动画1-1、动画1-2 ）
因热激发而出现的自由电子和空穴是同时成对出 现的，称为电子空穴对。游离的部分自由电子也可能 回到空穴中去，称为复合，如图01.02所示。
本征激发和复合在一定温度下会达到动态平衡。
3 杂质半导体
(1) N（Negative）型半导体 (2) P（Positive）型半导体
掺入杂质的本征半导体称为杂质半导体。
• 只用于IC内部电路
3.3 CMOS门电路
3.3.1MOS管的开关特性
金属层
一、MOS管的结构
氧化物层 半导体层
PN结
S (Source)：源极 G (Gate)：栅极 D (Drain)：漏极 B (Substrate):衬底
以N沟道增强型为例：
i f (u)
u
击穿
iIS(eU T1) (常温 U T下 2m 6 V)电压
温度的 电压当量
材料 硅Si 锗Ge
开启电压 0.5V 0.1V
导通电压 0.5~0.8V 0.1~0.3V
反向饱 开启 和电流 电压
反向饱和电流 1µA以下 几十µA
三、二极管的等效电路
理想 二极管
导通时i与u成 线性关系
浓度差 多子的扩散运动
扩散和漂移 这一对相反的 运动最终达到 动态平衡，空 间电荷区的厚 度不再改变。
（动画1-3）
6 PN结的导电性
(1) PN结加正向电压时的导电情况
PN结加正向电压时的导电情况如图01.07所示。
外加的正向电压， 方向与PN结内电场方向 相反，削弱了内电场。 扩散电流加大。扩散电 流远大于漂移电流，可 忽略漂移电流的影响， PN结呈现低阻性。
图01.02 本征激发和复合的过程（动画1-1、动画1-2 ）
因热激发而出现的自由电子和空穴是同时成对出 现的，称为电子空穴对。游离的部分自由电子也可能 回到空穴中去，称为复合，如图01.02所示。
本征激发和复合在一定温度下会达到动态平衡。
3 杂质半导体
(1) N（Negative）型半导体 (2) P（Positive）型半导体
掺入杂质的本征半导体称为杂质半导体。
数电第03章
四、三态输出门 三态：0 、 1 、 高阻 1 0 A 1
1 0
A 0
EN 0时， Y A
EN 1时， Y Z (高阻)
《数字电子技术基础》第三章
三态门的用途
总线结构
数据双向传输
《数字电子技术基础》第三章
3.5 TTL门电路
3.5.1双极型三极管的开关特性 一、双极型三极管的结构与工作原理
2、当vI VOH vGS 1 0 VDD时 vGS 2 VDD VGS (th) N
T1截止 T2导通，输出 VOL 0
• 输入和输出之间为逻辑非—非门（反向器） • T1T2工作时处于互补状态—互补对称式金属-氧化物-半导体电 路（CMOS电路） • 优点：静态功耗小(静态时iD=0)
《数字电子技术基础》第三章
获得高、低电平的基本原理
《数字电子技术基础》第三章
正逻辑：高电平表示1，低电平表示0 负逻辑：高电平表示0，低电平表示1
高/低电平都 允许有一定 的变化范围
《数字电子技术基础》第三章
3.2半导体二极管门电路
半导体二极管的结构和符号 （Diode）
将PN结封装，引出两个电极，就构成了二极管。
T1通 T2通
1 1 若T1 , T2参数完全对称， vI VDD时，vO VDD 2 2 1 此时vI 称为阈值电压，用 VTH 表示，即VTH VDD 2
2、电流传输特性
《数字电子技术基础》第三章
三、输入噪声容限
在VI 偏离VIH 和VIL的一定范围内， VO 基本不变； 在输出变化允许范围内 ，允许输入的变化范围 称为输入噪声容限
• 近似认为: • VBE < VON iB = 0 • VBE = VON iB 的大小由外电路电压、电阻决定
数电-第三章逻辑门电路
典型时序逻辑电路
了解和掌握常见时序逻辑电路的原理和应用，如寄存器、 计数器、顺序脉冲发生器等。
可编程逻辑器件应用
1 2
可编程逻辑器件简介
了解可编程逻辑器件的基本概念和分类，如PAL、 GAL、CPLD、FPGA等。
可编程逻辑器件编程
学习使用相应的开发工具和编程语言，对可编程 逻辑器件进行编程和配置，实现特定的逻辑功能。
典型组合逻辑电路
了解和掌握常见组合逻辑电路的 原理和应用，如编码器、译码器、
数据选择器、比较器等。
时序逻辑电路分析与设计
时序逻辑电路分析
分析时序逻辑电路的工作原理，包括触发器的状态转换、 时钟信号的作用等，进而理解电路的功能。
时序逻辑电路设计
根据实际需求，设计实现特定功能的时序逻辑电路。包括 确定输入、输出变量，选择适当的触发器类型，画出状态 转换图或时序图等步骤。
数电-第三章逻辑门 电路
• 逻辑门电路基本概念 • 基本逻辑门电路 • 复合逻辑门电路 • 逻辑门电路应用 • 逻辑门电路实验与仿真 • 逻辑门电路总结与展望
目录
Part
01
逻辑门电路基本概念
逻辑门定义与分类
逻辑门定义
逻辑门是数字电路中的基本单元 ，用于实现基本的逻辑运算功能 ，如与、或、非等。
逻辑符号为带有小圆圈的与门符号。
或非门电路
01
02
03
或非门逻辑功能
实现输入信号的逻辑或操 作，并取反输出结果。
或非门符号
逻辑符号为带有小圆圈的 或门符号。
或非门真值表
输入全为0时，输出为1； 输入有1时，输出为0。
异或门电路
异或门逻辑功能
实现输入信号的异或操作， 即输入信号相同时输出为0， 不同时输出为1。
了解和掌握常见时序逻辑电路的原理和应用，如寄存器、 计数器、顺序脉冲发生器等。
可编程逻辑器件应用
1 2
可编程逻辑器件简介
了解可编程逻辑器件的基本概念和分类，如PAL、 GAL、CPLD、FPGA等。
可编程逻辑器件编程
学习使用相应的开发工具和编程语言，对可编程 逻辑器件进行编程和配置，实现特定的逻辑功能。
典型组合逻辑电路
了解和掌握常见组合逻辑电路的 原理和应用，如编码器、译码器、
数据选择器、比较器等。
时序逻辑电路分析与设计
时序逻辑电路分析
分析时序逻辑电路的工作原理，包括触发器的状态转换、 时钟信号的作用等，进而理解电路的功能。
时序逻辑电路设计
根据实际需求，设计实现特定功能的时序逻辑电路。包括 确定输入、输出变量，选择适当的触发器类型，画出状态 转换图或时序图等步骤。
数电-第三章逻辑门 电路
• 逻辑门电路基本概念 • 基本逻辑门电路 • 复合逻辑门电路 • 逻辑门电路应用 • 逻辑门电路实验与仿真 • 逻辑门电路总结与展望
目录
Part
01
逻辑门电路基本概念
逻辑门定义与分类
逻辑门定义
逻辑门是数字电路中的基本单元 ，用于实现基本的逻辑运算功能 ，如与、或、非等。
逻辑符号为带有小圆圈的与门符号。
或非门电路
01
02
03
或非门逻辑功能
实现输入信号的逻辑或操 作，并取反输出结果。
或非门符号
逻辑符号为带有小圆圈的 或门符号。
或非门真值表
输入全为0时，输出为1； 输入有1时，输出为0。
异或门电路
异或门逻辑功能
实现输入信号的异或操作， 即输入信号相同时输出为0， 不同时输出为1。
数字电子技术 第三章 组合逻辑电路.
输入变量：烟感A 、温感B，紫外线光感C； 输出变量：报警控制信号Y。 逻辑赋值：用1表示肯定，用0表示否定。
17
(2)列真值表； 把逻辑关系转换成数字表示形式；
真值表
Ａ ０ ０ ０ ０ １ １ １ １
Ｂ ０ ０ １ １ ０ ０ １ １
Ｃ ０ １ ０ １ ０ １ ０ １
Ｙ ０ ０ ０ １ ０ １ １ １
冒险：由于竞争的存在，使电路输出发生尖峰脉冲 的现象叫做冒险。
尖峰脉冲会使敏感的电路（如触发器）误动作， 因此，设计组合电路时要采取措施加以避免。
26
1. 竞争—冒险现象及其成因
静态时，Y 0
A
1 tpd A
& Y
Y=A A
动态，且tpd ≠0 时,Y=？
A A Y
tpd
tpd
结果，在t1—t2 时间内，电路 输出端产生了Y=1的尖峰脉冲，
Y
& & & &
A
B
C
D
10
[解] (1) 逐级写输出函数的逻辑表达式
W A AB AB B
Y X XD XD D
(2) 化简
X W WC WC C
W A AB AB B A B AB
X W C W C A B C AB C A BC ABC
Y X D X D ABC D ABC D ABC D ABC D ABCD ABCD ABCD ABCD
它不符合静态下Y= AA恒为 0 的逻辑关系。
t1t2
t3 t4
27
2、消除竞争冒险的方法
1) 修改逻辑设计
此方法是利用逻辑代数中的等式变换。在确保函 数值不变的条件下，对原逻辑函数式进行适当修改，以 消除竞争冒险。 如：
《数字电子技术》第3章 组合逻辑电路
Y1 I2 I3 I6 I7
Y3 ≥1 I9 I8
Y3
I2I3I6I7
&
Y0 I1 I3 I5 I7 I9
I1I3I5I7I9
I9 I8
逻辑图
Y2
Y1
Y0
≥1
≥1
≥1
I7I6I5I4
I3I2
(a) 由或门构成
Y2
Y1
I1 I0 Y0
&
&
&
I7I6I5I4
I3I2
(b) 由与非门构成
A
消除竞争冒险
B
C
Y AB BC AC
2
& 1
1
3
&
4
&
5
≥1
Y
3.2 编码器
编码
将具有特定含义的信息编 成相应二进制代码的过程。
编码器(即Encoder)
实现编码功能的电路
被编 信号
编 码 器
编码器
二进制编码器 二-十进制编码器
二进制 代码 一般编码器
优先编码器 一般编码器 优先编码器
（1） 二进制编码器
A B F AB AB B
&
&
00
1
01
0
C
&
F &
10 11
0F AABA BC1 AB &
1
AAB BC AB
（4）分析得出逻辑功A能 A B B C AB
A =1
同或逻辑 AB AB B
F
F AB AB A☉B
3.1.3 组合逻辑电路的设计
组合逻辑电路的设计就是根据给出的实际逻 辑问题求出实现这一关系的逻辑电路。
Y3 ≥1 I9 I8
Y3
I2I3I6I7
&
Y0 I1 I3 I5 I7 I9
I1I3I5I7I9
I9 I8
逻辑图
Y2
Y1
Y0
≥1
≥1
≥1
I7I6I5I4
I3I2
(a) 由或门构成
Y2
Y1
I1 I0 Y0
&
&
&
I7I6I5I4
I3I2
(b) 由与非门构成
A
消除竞争冒险
B
C
Y AB BC AC
2
& 1
1
3
&
4
&
5
≥1
Y
3.2 编码器
编码
将具有特定含义的信息编 成相应二进制代码的过程。
编码器(即Encoder)
实现编码功能的电路
被编 信号
编 码 器
编码器
二进制编码器 二-十进制编码器
二进制 代码 一般编码器
优先编码器 一般编码器 优先编码器
（1） 二进制编码器
A B F AB AB B
&
&
00
1
01
0
C
&
F &
10 11
0F AABA BC1 AB &
1
AAB BC AB
（4）分析得出逻辑功A能 A B B C AB
A =1
同或逻辑 AB AB B
F
F AB AB A☉B
3.1.3 组合逻辑电路的设计
组合逻辑电路的设计就是根据给出的实际逻 辑问题求出实现这一关系的逻辑电路。
数字电子技术基础第3章
第二步：函数化简
BC
A 00 01 11 10 0
1 111
AC AB
第三步：画逻辑电路图
B &
A
&Y
C
&
YA BAC AB AC
（3-16）
例3：设计一个楼上、楼下开关的控制逻辑电路来控 制楼梯上的路灯，使之在上楼前，用楼下开关打开电 灯，上楼后，用楼上开关关灭电灯；或者在下楼前， 用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。
三、组合逻辑电路的分类 1、按照逻辑功能特点不同划分：加法器、比较器、 编码器、译码器、数据选择器和分配器、只读存储器等。 2、按照使用基本开关元件不同划分：CMOS、TTL 等。 3、按照集成度不同划分：SSI（Small Scale IC，小规 模集成电路 ）、MSI （Medium Scale IC，中规模集成 电路 ） 、LSI （Large Scale IC，大规模集成电路 ） 、 VLSI （Very Large Scale IC，超大规模集成电路 ）等。
值 表
001
1 0 101
01
010 1 0 110 0 1
1101
Y SB A C SA S A B C S C A B C1 1 1 1
BC SA 00 01 11 10
00 0 0 0 0
1110 1010 1011 1001
01 0 0 0 0
1000
11 1 0 1 0
10 0 1 0 1
Y
0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0
第3章 组合逻辑电路
（3-2）
第3章 组合逻辑电路
概述 3.1 组合电路的基本分析方法和设计方法 3.2 加法器和数值比较器 3.3 编码器和译码器 3.4 数据选择器和分配器 3.5 用中规模集成电路实现组合逻辑函数 3.6 只读存储器 3.7 组合电路中的竞争冒险
数电第三章门电路知识点总结
数电第三章门电路知识点总结
数电第三章——门电路
1.杂志半导体特点
在杂质半导体中，多数载流子的浓度主要取决于掺入的杂质浓度；而小数载流子的浓度主要取决于温度。
杂质半导体，无论是N型还是P型，从总体上看，仍然保持着电中性。
2.CMOS与非门
P并N串
3.CMOS或非门
P串N并
4.CMOS传输门
5.三态门
三态分别是导通、截止、高阴态。
是有一个控制端，如果控制端设置为某个值（1或0），会让输入端无论输入什么都是不通的（有些情况是通的，就是状态不改变），这就叫高阻态，在图中由一个三角形表示。
6.TTL与CMOS优缺点
TL电路的优点是开关速度较高，抗干扰能力较强，带负载的能力也比较强，缺点是功耗较大。
CMOS电路具有制造工艺简单、功耗小、输入阻抗高、集成度高、电源电压范国宽等优点，其主要缺点是工作速度稍低，但随着集成工艺的不断改进，CMOS电路的工作速度已有了大幅度的提高。
数字电子技术3章
A
TN2 B
Y ( A B) '
二、 CMOS或非门
+VDD
A TP1
B TP2 Y TN2 TN1
①只要输入A、B当中有 一个或全为高电平，TP1、 TP2中有一个或全部截止， TN1、TN2中有一个或全部 导通，输出Y为低电平。 ②只有当A、B全为低电 平时，TP1和TP2才会都导通， TN1和TN2才会都截止，输 出Y才会为高电平。
第三章 门电路
3. 1 概述 3.2 半导体二极管门电路 3.3 CMOS门电路 3.4* 其它类型的MOS集成电路 3.5 TTL门电路 3.6 TTL电路与CMOS电路的接口
返回主目录
退出
3.1Βιβλιοθήκη 概述门电路：用以实现基本逻辑运算和复合逻辑运算的 单元电路通称为门电路。 常用门电路有与门、或门、非门（反相器）、与非 门、或非门、与或非门和异或门等。 获得高、低电平的基本方法：利用半导体开关元件的 导通、截止（即开、关）两种工作状态。 (a)功耗大
(b)功耗小
逻辑0和1： 电子电路中用高、低电平来表示。
表示方法：
正逻辑：以高电平表示逻辑1，以低电平表示逻辑0。 负逻辑：以高电平表示逻辑0，以低电平表示逻辑1。
本 书 中 采 用 正 逻 辑 系 统
集成门电路按开关元件分类
集 成 逻 辑 门 电 双极型 单极型(MOS型) N沟道MOS门 (NMOS) P 沟道MOS门 (PMOS) 互补MOS门 (CMOS) 二极管----晶体三极管逻辑门（DTL） 晶体三极管----晶体三极管逻辑门 （TTL） 射极耦合逻辑门 （ECL）
伏安特性
vi>0.7V时，二极 管导通。
D + vo － 开关电路
数字电子技术第三章
D1
A B Y R
二极管的正向导通压降为0.7V 。
二极管或门的逻辑电平 A/V B/V Y /V
D2
0
0 3
0
3 0 3
12
0
2.3 2.3 2.3
D1、D2截止
D1截止D2导通 D1导通D2截止 D1、 D2导通
上页 下页 返回
二极管或门
3
2. 真值表
如果规定2.3V以上为高电平，用逻辑1 状态表示， 0.7V以下为低电平，用逻辑0状态表示，则可得如下真值表。
C
D
VDD
vI
BC段： T1、 T2导通 阈值电压附近 电流很大
CMOS电路不应长时间工作在BC段 以防止器件功耗过大。
28
上页
下页
返回
4. 输入噪声容限
由CMOS反相器的电压传输 特性可知，在输入电压vI偏离
正常低电平或高电平时，输出
电压vo并不随之马上改变，允 许输入电压有一定的变化范围。
输入端噪声容限：是指在保证
VGH(th)P C D
T1导通， T2截止，VO = VOH ≈ VDD。
O
vI VDD VGH(th)N 1 VDD 2 CMOS反相器的电压传输特性
25
上页
下页
返回
VDD
T1
VDD>|VGS（th)P|+VGS(th)N CD段：VI>VDD - |VGS（th)P|
iD vI
vO
VDD
1 VDD 2
上页
下页
返回
5.MOS管的类型和符号 a. 增强型NMOS
增强型NMOS管采用 P型衬底，导电沟道 为N型， vGS为0时没
A B Y R
二极管的正向导通压降为0.7V 。
二极管或门的逻辑电平 A/V B/V Y /V
D2
0
0 3
0
3 0 3
12
0
2.3 2.3 2.3
D1、D2截止
D1截止D2导通 D1导通D2截止 D1、 D2导通
上页 下页 返回
二极管或门
3
2. 真值表
如果规定2.3V以上为高电平，用逻辑1 状态表示， 0.7V以下为低电平，用逻辑0状态表示，则可得如下真值表。
C
D
VDD
vI
BC段： T1、 T2导通 阈值电压附近 电流很大
CMOS电路不应长时间工作在BC段 以防止器件功耗过大。
28
上页
下页
返回
4. 输入噪声容限
由CMOS反相器的电压传输 特性可知，在输入电压vI偏离
正常低电平或高电平时，输出
电压vo并不随之马上改变，允 许输入电压有一定的变化范围。
输入端噪声容限：是指在保证
VGH(th)P C D
T1导通， T2截止，VO = VOH ≈ VDD。
O
vI VDD VGH(th)N 1 VDD 2 CMOS反相器的电压传输特性
25
上页
下页
返回
VDD
T1
VDD>|VGS（th)P|+VGS(th)N CD段：VI>VDD - |VGS（th)P|
iD vI
vO
VDD
1 VDD 2
上页
下页
返回
5.MOS管的类型和符号 a. 增强型NMOS
增强型NMOS管采用 P型衬底，导电沟道 为N型， vGS为0时没
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
根据形成沟道的工作方式不同
增强型 耗尽型
3
1. N沟道增强型 2. P沟道增强型
开启电压
N沟道增强型Leabharlann OS管4P沟道增强型MOS管
5
3. N沟道耗尽型 4. P沟道耗尽型 夹断电压
6
7
3.2.2 MOS管的开关特性
以增强型NMOS管为例
输出特性曲线
8
增强型MOS管的开关特性
工作状态
条
件
特
点
截止区
可变电 阻区 （非饱 导 和区） 通 恒流区 （饱和 区）
∣VGS∣<∣VGS(th)∣
IDS≈0, 截止电阻109Ω以上
∣VGS∣>∣VGS (th) ∣， IDS随VDS的变化而变化，DS之间相当于
而∣VDS∣<∣VGS∣- 一个可变电阻 Ron，而且与VGS的大小有
∣VGS (th) ∣
17
CMOS反相器输出逻辑电平变化范围：
输出低电平VOL为：0～VOL(max)， 典型值为：0～0.1v； 输出高电平VOH为： VOH(min)～VDD， 典型值为：（VDD-0.1v）～VDD 可见：CMOS反相器输出电平的振幅近似等
于电源电压VDD。 说明：CMOS集成电路电源的利用率高。
cd段：TP截止，TN导通， v0＝VOL≈0
更接近于理想的开关特性;更大的抗干扰能力！
16
1）输入电平和输出电平
CMOS反相器的输入逻辑电平变化范围： 输入低电平VIL为：0～VIL(max)， 典型值为：0～0.3VDD； 输入高电平VIH为：VIH(min)～VDD， 典型值为：0.7 VDD～VDD。
第3章 集成逻辑门电路
3.1 概述
逻辑门电路(门电路): 用来实现基本逻辑关系的电子电路 集成逻辑门电路: 将若干个逻辑门电路集成在一块半导体材料基片上
1
集成逻辑门电路有两种类型器件：
（1）由三极管组成的双极型集成电路
例如：晶体管-晶体管逻辑电路 （简称TTL：Transistor-Transistor Logic）
可见：输出和输入之间为逻辑非的关系。 通常将反相器称为非门。
14
3.3.2 CMOS反相器的电气特性和参数
1. CMOS反相器的电压传输特性
直流输入电压和输 出电压间的变化关 系，称为：
反相器的电压传输 特性。
15
ab段：TP导通，TN截止， v0=VOH≈VDD
bc段：转折区 TP、TN同时导通 阈值电压Vth≈VDD/2 转折区中点：电流最大
护电路。
23
在-0.7v< vI < VDD+0.7v范围内 输入保护电路不起作用，输入
电流iI=0； 当vI>VDD+0.7v和vI <- 0.7v以后 iI的绝对值随vI绝对值的增加而
迅速加大。 D1—D1’代表分布式二极管； C1和C2表示栅极等效电容
24
4. CMOS反相器的输出特性
CMOS反相器的输出特性分为： 低电平输出特性 高电平输出特性
25
1) 低电平输出特性
当输入高电平，输出为 低电平时：
TN管导通；TP管截止 负载电流经反相器的输
出端流入TN管 由输出端流入门电路的
负载电流称灌电流 门电路所能承受的最大灌电流用IOLmax 表示， 它是门电路重要的直流电流参数。
TP管和TN管同时导通。 在电源VDD和地之间建立
起低阻通道，形成较大的 脉冲电流。 不仅增加了CMOS电路的 功耗，而且也成为CMOS 电路的内部干扰源。
22
3. CMOS反相器的输入特性
由于信号从栅极输入， 输入电阻很大，又有一个小的寄生电容， 如果输入端没有保护电路， 输入端可能被静电感应充电至高压， 造成绝缘栅击穿，使器件永久损坏。 为避免造成栅极击穿， 实际的CMOS集成电路的每一个输入端都设有输入保
12
2．工作原理
当输入为低电平时： TN的VGSN = 0 v < VGS(th)N 管子截止。 TP的∣VGSP ∣= VDD 管子导通， 输出为高电平VOH vO =VOH≈VDD
13
当输入为高电平VDD时
TN的VGSN = VDD >VGS(th)N， 管子导通。 TP的VGSP = 0 v > VGS(th)P 负载管截止。 输出为低电平VOL， vO =VOL≈0 v。
18
2)静态电压噪声容限
静态电压噪声容限: 电路能够经受，而不改变状态的静态噪声电
压最大值，用VN表示。
19
静态电压噪声容限的计算方法 多个门电路互相连接 前一级门电路的输出就是后一级门电路的输入， 根据输出低电平的最大值VOL(max)和输入低电平
的最大值VIL (max)， 可求得低电平时的噪声容限
和增强型NMOS驱动管（TN） 串联组成
11
TP的开启电压VGS(th)P < 0 TN的开启电压VGS(th)N > 0 电路正常工作的条件： VDD >∣VGS(th)P∣+ VGS(th)N，
且VGS(th)N =∣VGS(th)P∣， TN和TP具有相同的导通电阻
Ron和截止电阻Roff。
（2）由绝缘栅场效应管组成的单极型集成电路
例如：互补金属-氧化物-半导体场效应管逻辑电路 （简称CMOS：Complementary Metal- Oxide-
Semiconductor）。
2
3.2 MOS晶体管
3.2.1 MOS管的分类
根据导电沟道的不同
P型沟道MOS管（ PMOS ） N型沟道MOS管（ N MOS ）
20
低电平时的噪声容限 VNL = V –V IL(max) OL(max) 典型值约为0.3VDD 高电平时的噪声容限 VNH = VOH(min) – VIH(min) 典型值约为0.3VDD
21
2. CMOS反相器的电源电流传输特性
当输入信号改变状态时， 有一段短暂的过渡时间使
关。类似于三极管的饱和区。
∣VGS∣>∣VGS (th)∣，
且∣VDS∣>∣VGS∣∣VGS (th)∣
IDS基本上不随VDS变化, 类似于三极管的 放大区。
9
NMOS管的开关等效电路
截止状态
CI：栅极等效电容
导通状态
10
3.3 CMOS反相器
3.3.1 CMOS反相器的结构及工作原理 1．电路结构 标准的CMOS反相器由： 增强型PMOS负载管（TP）