第03章集成电路无源器件电容及其版图

7) 下图为用作 MOS 电容的 NMOS 器管曲线。
四、电容的失配及匹配
1. 电容的失配
电容的失配来源于工艺偏差、接触电阻、电流不均匀流动、扩散相互影响、机械应力、 温度梯度以及其他因素。下面是一些主要的失配因素： 1) 随机变化 所有器件在尺寸和结构上都表现为微观的不规则性。这些不规则性范围内为两大 类： 一类只能发生在边缘， 称为边变化； 另一类则发生在整个器件上， 称为面变化。 大部分集成器件匹配主要取决于面变化。
2.
MOS 电容
1) MOS 晶体管可用作电容，但其轻掺杂背栅会使寄生电阻增大。使用在重掺杂扩散区上 形成薄层氧化物介质能收到很好的效果。有时会采用标准双极工艺制作 MOS 电容，其 下极板通过发射扩散区实现。
2) 用作电容的 MOS 管有很大的串联电阻，这主要与下级板有关。这个电阻可以通过使用 足够短的沟道长度实现最小化。

对于电容，任意两个电容 C1，C2 间的失配为： 匹配电容中较小者对失配起主要作用。
2) 工艺偏差
硅片上生产出来的图形尺寸不会与版图数据的尺寸完全匹配，因为在光刻、刻蚀、 扩散和离子注入过程中图形会收缩或扩张。 图形的绘制宽度与实际测量宽度之差构 成了工艺偏差。 工艺偏差也会对电容引入系统失配。
可以通过下式近似求得： 3) 相对介电常数取决于介质本身的特性。下表列出了集成电路中常用的几种材料的相对介 电常数。
二、集成电容版图
1. 发射结电容
1) 结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结反偏，该接触也是的集电 结和发射结并联，从而增大了总电容。
2) 上图中的电容由两套从中部公共隔离岛/发射区接触伸出的叉指组成， 这种布局有助于减 小叉指长度和寄生电阻。 3) 在 BiCMOS 工艺中，可在 P 型外延层中制作基区-NSD 结电容。 4) 虽然结处在微弱的正偏状态能得到更大的电阻值，但是在高温下很难防止导电。虽然某 些电路结构确实采用正偏的 PN 结对结电容两端的电压进行箝位，但大多数结电容都会 一直保持反偏状态。 5) 结电容的击穿电压通常很小。标准双极发射结电容的雪崩击穿电压为 6.8V。 6) 通过在发射区上覆盖金属板形成电容器的方法可以略微增大结电容的值。 7) 发射区-隔离区漏电不严重的工艺可以把发射区直接做在隔离区上形成结电容。
5) 刻蚀速率的变化
多晶硅-多晶硅电容有着与多晶硅电阻一样的刻蚀速率变化。当对电容阵列进行匹 配使，虚拟（陪衬）电容应该放置在电容阵列的四周。见下图。 设计者通常复制匹配电容形成虚拟（衬底）电容，人们认为这样呢可以实现更好的 匹配。虚拟（陪衬）器件的尺寸实际上对刻蚀速率没有什么影响。只要使用金属板 覆盖陈列阻止边缘电场，就没有必要采用同样尺寸的虚拟（陪衬）电容。
3) 互连寄生



4) 版图移位
衬底表面的不连续并不总能完全的复制到最终的硅表面。 在外延生长过程中， 这些 不连续常常横向移位， 这种效应称为版图移位。 优势这些不连续的各边的偏移量不 同，从而引起版图失真。表面不连续在外延层生长中偶尔会完全消失，从而引起版 图冲失。版图移位、失真、冲失路中无源器件版图定义、 内涵及实质。 本章重点学习了集成电路中无 源器件电容的特性、 不同类型电容版图设计及电容版图的失配及匹配的设计技巧， 详尽介绍 了电容率和单位面积电容概念，以及各种不同类型电容构成、特性效应及其版图特征。 本章集成电路中无源器件电容的特性、 不同类型电容版图设计及电容版图的失配及匹配 的设计技巧为主，需要重点理解及掌握。
7） 3. 单位面积电容
1) 集成电路中所有的电容都是平行板电容（parallel-plate-capacitor） ，它由称为电极的两块 导电平板和一层称为电介质的绝缘材料构成，电极位于电介质的两侧，见下图。
2) 单位面积电容即为：
C 0.0885
r
t
其中 ，t 为电介质层厚度，ξr 为相对介电常数，或电介质常数。上图中简单平行板电容，
6) 光刻效应
光刻能以不同的方式引入系统适配。 曝光过程中会发生光学干扰和侧壁反射， 显影 过程中会发生刻蚀速率变化。 这些机制会引起线宽的变化， 对交在的图形结构尤其 注意。
7) 扩散相互作用、氢化、机械应力和封装漂移等 2. 电容的匹配规则
匹配电容应采用相同的图形。 精确匹配电容应该采用正方形。 使匹配电容大小适当。 匹配电容相邻摆放。 把匹配电容放置在场氧化层之上。 把匹配电容的上级板连接高阻节点。 沿着阵列的外围设置虚拟（陪衬）电容。 对匹配电容进行静电屏蔽。 交叉耦合电容阵列。 考虑与电容相连的导线电容。 不要在没有进行静电屏蔽的匹配电容上走线。 应优先使用后氧化层电介质而非薄氧化层或复合电介质。 把电容尽量放在低应力梯度区域。 匹配电容应远离功率器件。 沿管芯对称轴放置精确匹配电容。
2.
集成电容类型
1） 发射结电容：标准双极工艺和 BiCMOS 工艺都能提供发射结电容。在零偏压下，这种电 容能提供较大的单位面积电容（典型值为 0.8fF/um2）,但这种电容会随着反偏电压的增 大而逐渐减小。 2） MOS 电容：用作电容的 MOS 晶体管的两种期望的偏置模式为：积累或强反型。MOS 晶体管不适合作为电容使用，但它在 CMOS 工艺中往往是唯一的选择。 3） 多晶硅-多晶硅电容：很多 CMOS 和 BiCMOS 工艺已经包含了多层的多晶硅，所以多晶 硅-多晶硅电容不需要额外的掩模步骤。 多晶硅栅可以用作多晶硅-多晶硅电容的下电极， 电阻多晶硅层可以用作形成上电极。 4） 堆叠电容： 多层金属相互交叉形成堆叠电容器， 可以部分解决单位面积电容较小的问题。 5） 横向通量电容： 电容产生的电场方向和芯片表面平行， 这些电容被称作是横向通量电容。 6） 高介电常数电容：使用高介电常数的电介质，利用相对较小的区域制作大电容器。
第三章
学习指导
无源器件电容及其版图
学习目标与要求 1．了解集成电路中无源器件的分类 2．了解集成电路中无源器件电容版图定义、内涵及实质，掌握集成电路中无源器件电容版 图的特点 4．掌握集成电路中无源器件电容的特性、不同类型电容版图设计及电容版图的失配及匹配 的设计技巧 6．基本掌握集成电路中无源器件电容版图设计方法 学习重点 1．集成电路中无源器件电容的特性、不同类型电容版图设计及电容版图的失配及匹配 的设计技巧 学习难点 1． 电容版图的失配及匹配的设计技巧


理论上，当匹配电容的面积-周长比相等时，它们对工艺偏差不敏感。对于两个等 值电容的情况，可以通过采用相同形状的电容来实现。 把器件连入电路的导线会引起系统适配。 精确匹配电容很容易受到导线寄生电容的影响，从而产生系统失配。 通过增加单个电容的尺寸可以实现导线电容最小化， 但常常并不可行， 因为面积的 考虑或是因为电路需要特定的电容值。 可以通过插入凸起，见图 A，或是加入一段不同的分支线，见图 B，可以有效的增 加导线的长度。通过调整导线的长度，可以使它们的比例和对应电容的比率匹配。
2.
电压调制和温度变化
1) 结电容的电容受偏压影响最大，因为 PN 结两端的反向偏压会对耗尽区宽度产生调制作 用。 2) 薄膜电容也存在类似的效应，因为一个（或两个）电极有掺杂的硅组成，因此易受耗尽 效应的影响。 3) MOS 电容特别容易受耗尽区调制效应的影响，因为它的下极板是轻掺杂的，因此容易 耗尽。 4) 极板相对重掺杂的多晶硅-多晶硅电容也会因为多晶硅的耗尽而出现小的电压非线性。 5) 这些效应只有当电容的两个极板都是金属或硅化物时才会完全消失。 6) 下图为结电容随偏压变化的一般特性。
3) MOS 电容的发射极极板可以直接在标准双极隔离槽内形成，但生成的 N+/P+结会产生 很大的寄生电容通常会出现漏电。 4) MOS 的下级板也可以制作在与上级板相连的基区中。 5) 还可以采用 BiCMOS 工艺制作 MOS 电容。 6) 无论如何制作 MOS 电容，上下级板都不可能完全互换。下级板通常由有严重寄生结电 容的扩散区构成。只有通过把电容的下级板连接到衬底电势才能消除这个结电容。MOS 电容的上级板由淀积电极构成，它的寄生电容通常较小。
3.
多晶硅-多晶硅电容
1) 由下图，电容的上级板采用叉指状接触孔，也可将电容上级板接触孔制作成斑点状的稀 疏阵列结构。下级板接触仅沿着一边引出。若接触孔环绕整个结构就可以降低电容下级 板的串联电阻。
2) 3) 4) 5)
多晶硅-多晶硅电容通常制作在场氧化层上。 选择多晶硅-多晶硅电容器介质时需要考虑很多方面的因素。 只要两极板都是重掺杂的，多晶硅-多晶硅电容的电压调制效应就相对较小。 多晶硅-多晶硅电容的上下级板并不能完全互换。上级板的寄生电容通常小于下级板。
5.
横向通量电容
1) 下图中交织结构横向通量电容简单的将两组导体条旋转只知道它们互相垂直，然后加入 通孔将位于不同导体层上的电极部分连起来。另一种可选择的结构是使用不规则的形状 来增大电极周长。
三、集成电容的变化
集成电容的变化很大， 这个主要由于工艺变化和电压调制的原因。 还有许多引起电容偏 差的次要因素只有在制作精确匹配的电容时才变得很重要， 其中包括静电场和边缘效应， 非 均匀腐蚀以及掺杂、膜厚、温度和盈利的梯度。
4.
堆叠电容
1) 下图为一金属-金属-多晶硅堆叠电容。第一层金属位于其他两个电极之间，所以几乎没 有寄生电容； 多晶硅/第二层金属电极有相对较大的寄生电容， 因为多晶硅极板会通过多 层氧化物（MLO）与衬底耦合。
2) 下图为一金属-多晶硅-硅堆叠电容。这种结构并联两薄层介质从而产生极高的单位面积 电容值。两个极板具有截然不同的寄生效应。夹在金属和硅之间的多晶硅极板几乎没有 寄生电容。N 阱/多晶硅极板则由于 N 阱/衬底结从而具有很大的寄生电容。
1.
工艺的变化
1) 在 MOS 电容中，电介质是生长在单晶硅上的一层二氧化硅薄膜，该薄膜由不超过几百 层的单原子层构成， 在现代 CMOS 工艺中， 可以把栅氧化层电容偏差控制在±20%之内， 有些工艺甚至达到±10%。 2) 与栅氧化层电容相比，在多晶硅或金属电极上淀积或生长电介质较难控制。电介质的介 电常数不仅与厚度有关，还与主要取决于生长或淀积条件的介质成分有关。 3) 结电容通常由基极和发射极扩散而成，发射结耗尽区宽度与很多因素有关：平均基区掺 杂浓度，基区杂质分布以及发射结深度。在平板电容中这些因素至少会引起±20%的偏 差。而梳状版图的电容会比平板状版图引入更大的偏差。