每天进步一点点------Allegro 蛇形走线
LiuYa教你蛇形走线
先看看黑金的AX301中，EP4CE6F17C8(256)与SDRAM(HY57V2562GTR)连接图。
仔细观察上图每个选项，自己就明白该怎么设置。
刚开始自己看英文的怎么都也看不懂，总以为自己英文不错（至少看软件使用手册和芯片手册），后来我错了。
上面窗口的调出，1、T,R，光标变为十字架；2、选择任意一根线；3,、在按Tab键。
其实之前，应该还有一步，就是将线分类管理。
Design-->Classes；其实也可以在左侧PCB中添加新的Class。
选择第二种。
查看线长。
（1）布线时同时按下Ctrl +Shift 并且转动鼠标的滚轮，就可以换层。
（亦可用小键盘“*”号键来换层）。
（2）布线时按“shift + 空格”来改变线的拐角方式。
按“shift + A”画蛇形线。
（3）布蛇行线的快捷键控制：
在布蛇行线时，按快捷键“1 ”“2 ”“3 ”“4 ”“，”“。
”
可以在走线时随时控制蛇行线的形状。
快捷键: 1 与2 ，改变蛇行线的拐角与弧度。
快捷键: 3 与4 改变蛇行线的宽度。
快捷键：，与。
改变蛇行线的幅度。
注意：宽度不要太窄，容易形成直角。
蛇形线要保证要布线是一根完整线段，
未完待续...
Good! Man
Thanks for your attention!。
altiumdesigner蛇形走线默认规则
altiumdesigner蛇形走线默认规则摘要：一、Altium Designer 简介二、蛇形走线的作用三、蛇形走线默认规则1.规则概述2.规则详细说明四、蛇形走线在实际设计中的应用五、总结正文：Altium Designer 是一款电子设计自动化（EDA）软件，广泛应用于印刷电路板（PCB）设计领域。
在PCB 设计过程中，蛇形走线是一种常见的布线方式，能够有效降低信号干扰，提高信号质量。
蛇形走线，顾名思义，是一种呈蛇状分布的走线方式。
它通过在走线周围添加一定数量的拐点，使信号在传输过程中呈现出蛇形路径。
这种布线方式能够有效减小信号环路面积，降低信号环路电感，从而减小信号传输过程中的电磁干扰。
Altium Designer 中提供了蛇形走线的默认规则。
这些规则可以根据设计需求自动调整蛇形走线的拐点数量、间距等参数，以满足不同场景下的布线要求。
以下是蛇形走线默认规则的详细说明：1.拐点数量：根据走线长度和宽度自动调整，一般为4-8 个拐点。
拐点数量过多会导致走线过于复杂，不利于生产制造；拐点数量过少则可能无法有效降低信号干扰。
2.拐点间距：根据走线长度和宽度自动调整，一般为走线宽度的1.5 倍左右。
合理的拐点间距能够保证信号质量，并降低生产制造的难度。
3.蛇形走线角度：根据走线长度和宽度自动调整，一般为45 度或90 度。
角度的选择需要综合考虑信号干扰、生产制造和走线美观等因素。
在实际PCB 设计中，蛇形走线的应用能够有效提高信号质量，降低电磁干扰。
然而，蛇形走线并非适用于所有场景。
在设计过程中，需要根据具体需求权衡蛇形走线与其他布线方式的优缺点，选择最合适的布线策略。
总之，Altium Designer 中的蛇形走线默认规则为设计师提供了方便快捷的布线方式。
通过合理设置蛇形走线参数，可以有效降低信号干扰，提高信号质量。
Allegro使用技巧
Allegro使用技巧这几个分别是通用，布局，布线。
右键不一样，注意区别，最后一个是修剪直角。
Allegro技巧有太多了，就先选择我们会用到的10个类型。
Allegro封装神器FPM,写进教科书的网友作品。
快速生成封装。
•快速丝印丝印摆放总共分三步。
第一步调整统一大小先打开丝印层。
选择Edit-change，在find中只选择text，options中只选择text block并设置成自己需要的字体。
框选左右丝印。
第二步全部居中Manufacture-label Tune弹出label tune：配置如上，框选所有字体。
字体自动对齐器件中心。
如果没有label Tun选型，选择file-change edit勾选allegro productivity toolbox第三步放到合适位置可以第二步中的Center text设置好便宜距离之后，框选对应字体，对于0603元件通常短边60，长边110。
对于不规则或者密集器件，只能手动摆放。
•器件对齐除了选择大个网格摆放对齐外，对于高密度板，我们可以利用allegro的对齐功能进行器件对齐1.选择第二个placementedit2.框选需要对齐器件后，右键选择Align components 根据需要选择对齐模式，同时可以通过equal spaceing选择间距。
•Env文件Env可以快速的配置快捷键，比如实现AD里面的“空格”旋转器件（这里设置的是R）。
我们通常配置为全局量。
位置在...\Cadence\SPB_Data\pcbenv 下，直接替换即可。
替换前注意保存原来的set padpath等路径。
不然替换后还要重新设置路径。
快捷键有两种alias和funckey，Alias对于字母、数字类快捷键需要回车才会执行，Funckey则无需回车。
部分设置如下：funckey A slide #修线funckey B unrats net #关掉网络飞线funckey C change #改变属性funckey D shape select #修改铜皮funckey E add line #添加没有电气属性的线funckey F Delay Tune #等长蛇形线funckey G define grid #格点设置funckey H hilight #高亮funckey I zoom in #放大funckey J dehilight #取消高亮funckey K swap components #器件位置交换funckey L mirror #镜像funckey M move #移动funckey N show element #查看属性funckey O zoom out #缩小funckey P show measure #测距funckey Q done #完成funckey R angle 90 #旋转90funckey S shape add #添加铜皮funckey T text edit #文本编辑funckey U Assign Color #用颜色高亮funckey V rats net #打开网络飞线funckey W add connect #走线funckey Y Shape Edit Boundary #切割铜皮funckey Z align components #对齐使用注意事项，1.大小写匹配，2.输入快捷键前没有输入其他字母，可以在cmmand栏查看•增加组同样在placementedit下选中需要设置为同一组的元件，右键add to group，这样在移动的时候在find中选中groups，就可以一起移动了•相似布局对于具有相似的元件特别是电源电路，我们可以利用allegro的相似布局功能，快速布局1.先补好一组布局，右键place replicate create，再次右键选择done。
PCB设计中蛇形线要点
PCB设计中蛇形线要点一、直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：1.拐角可以等效为传输线上的容性负载，减缓上升时间；2.阻抗不连续会造成信号的反射；3.直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：就是传输线的特征阻抗。
举个例子，对于一inch），εr指介质的介电常数，Z个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：/2 = 2.2*0.0101*50/2 = 0.556ps=2.2*C*Z通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。
然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。
也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
蛇形走线参数设置
1．简介蛇形走线是布线中经常使用的一种走线方式。
其主要目的就是为了调节延时，满足系统时序设计要求。
但是设计者首先要有这样的认识：蛇形走线会破坏信号质量，改变传输时延，布线时要尽量避免使用。
但实际设计中，为了保证信号有走过足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
当在长度规则设置下开始走线时，有时需要通过使用蛇形走线以达到所需的走线长度。
蛇形走线的示例如图10-60 所示，其中最关键的两个参数就是耦合幅度(Ap) 和耦合距离(Gap)。
很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，Gap 越小，Ap 越大，则耦合程度也越大。
图10-60 蛇形走线的示例尽管蛇形走线会引起引起耦合，从而降低信号质量，但是在布线时，蛇形走线对于调节时延和时序是重要的方法。
因此在高速信号布线时，可以使用蛇形走线，但是蛇形走线的Ap 和Gap 的设置必须符合信号的要求。
在PADS Router 中，可以设置蛇形走线的Ap 和Gap,并且在布线过程中添加蛇形布线。
2．设置蛇形走线的Ap 和Gap 参数●执行Tools/Options 菜单命令，或者单击标准工具栏中的Options 图标，系统会弹出选项对话框，然后选择Routing(布线)选型卡。
●然后在Routing to length constaints 区域设置蛇形走线参数，如图10-61 所示。
㊣在Minimum amplitude （幅度）编辑框中将最小值设为20 ，则蛇形走线的幅度最小值被设置为走线宽度的20 倍。
㊣在minimum gap（间距）编辑框中将最小值设为2，则蛇形走线的间隔最小值被设置为走线到拐角间距的2 倍。
●最后单击OK 按钮完成设置。
注意：在使用蛇形走线时，应该注意以下几个技术要点：1.尽量增加平行线段的距离S，至少大于3H，H 指信号走线到参考平面的距离。
通俗的说就是绕大弯走线，只要S 足够大，就几乎能完全避免相互之间的耦合效应。
最新AllegroPCB布线汇总
A l l e g r o P C B布线PCB布线孙海峰在PCB设计的整个过程中，布线时非常重要的一环，无论是原理图的绘制工作，还是后期网表的导入和PCB板布局工作，都是为了实现布线工作做准备的。
在Cadence平台中，布线方式分为自动布线和手动布线两种。
通常简单电路用自动布线，而复杂电路则采用手动布线，设计者可以根据自己的设计要求，制定合适的设计规则，然后进行自动布线或者严格的手动布线。
下面从这两个方式入手，来了解Allegro PCB Editor平台下的电路板布线工作。
一、自动布线自动布线的布通率取决于布线前的准备工作，即电路板的布局和布线规则的设置。
一般先要进行探索式布线，连通短线，然后进行迷宫式布线；先对电路板进行全局布线，再根据需要进行布线路径优化，试着重新布线用来改进整体效果，必要时，对比较严格的连线进行手动布线。
1、自动布线规则设置Cadence为设计者提供了强大的自动布线器，在PCB自动布线之前，设计者需要根据要求设置布线规则，在Allegro PCB平台中，所有PCB设计规则，都由Allegro Constraint Manager进行编辑和管理。
（1）查看之前设计中定义的规则要更好的进行规则设置，必须先了解已经设定的设计规则。
在Allegro PCB Editor工作界面中，执行Edit/Properties命令，在Find窗口点击More 按钮，弹出Find by Name or Property对话框，如下图。
在Object type栏选择Property，Available objects列表下将显示之前设计中已经设定过的规则，选择属性至Selected objects列表如下图。
点击Apply按钮，将同时弹出Edit Property和Show Properties两个对话框，其中Edit Property中列出相关属性，并可对参数进行设置；Show Properties中列出电路中元件、功能、网络的所有相关属性。
altiumdesigner蛇形走线默认规则
altiumdesigner蛇形走线默认规则随着电子技术的不断发展，PCB设计软件Altium Designer成为了越来越多工程师的首选工具。
在Altium Designer中，蛇形走线是一种常见的布线方式，它可以有效提高电路板的利用率，降低信号干扰。
本文将详细介绍Altium Designer中蛇形走线的默认规则设置及实战应用。
1.Altium Designer简介Altium Designer是一款功能强大的PCB设计软件，它集成了一系列的工具，可以帮助工程师轻松完成电路设计、PCB布局和制板等工作。
在Altium Designer中，用户可以自定义布线规则，以满足不同场景的需求。
2.蛇形走线的意义蛇形走线，又称之字形走线，是一种在PCB设计中常用的布线方式。
它可以使信号传输线尽量远离敏感元件，降低电磁干扰；同时，还能提高电路板的利用率，减少面积浪费。
3.默认规则概述在Altium Designer中，蛇形走线的默认规则包括以下几点：- 走线宽度：根据信号频率和传输距离自动调整，以保证信号质量；- 走线间距：最小间距为20mil，以降低信号干扰；- 转折角度：大于等于45度，以减小信号反射；- 过孔样式：使用圆形过孔，以降低信号损耗。
4.蛇形走线规则设置步骤（1）打开Altium Designer，新建或打开一个现有项目；（2）在菜单栏中选择“设计”>“规则”>“布线规则”；（3）在弹出的“布线规则”对话框中，切换到“跟踪”选项卡；（4）在“跟踪”选项卡中，设置蛇形走线的相关规则，如走线宽度、间距、转折角度等；（5）点击“应用”按钮，使设置生效。
5.实战应用与案例分享在实际PCB设计中，我们可以根据具体需求调整蛇形走线的规则，以实现更好的电磁兼容性和信号质量。
以下是一个实战案例：（1）设计一张高速数字电路板的电源部分；（2）根据电源模块的电流、电压等参数，设置合适的蛇形走线规则；（3）在电源线附近添加去耦电容，以减小高频噪声干扰；（4）在关键信号线上采用蛇形走线，以降低相互干扰；（5）检查布线结果，确保信号质量、电磁兼容性及散热等方面的需求。
Allegro操作说明(中文) Word 文档
26、非电气引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点27、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
29、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
[AD经验]PCBLAYOUT中的直角走线、差分走线和蛇形线
![[AD经验]PCBLAYOUT中的直角走线、差分走线和蛇形线](https://img.taocdn.com/s3/m/ccbfd515eef9aef8941ea76e58fafab069dc44ca.png)
[AD经验]PCBLAYOUT中的直⾓⾛线、差分⾛线和蛇形线布线（Layout）是PCB设计⼯程师最基本的⼯作技能之⼀。
⾛线的好坏将直接影响到整个系统的性能，⼤多数⾼速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在⾼速PCB设计中是⾄关重要的。
下⾯将针对实际布线中可能遇到的⼀些情况，分析其合理性，并给出⼀些⽐较优化的⾛线策略。
主要从直⾓⾛线，差分⾛线，蛇形线等三个⽅⾯来阐述。
1．直⾓⾛线直⾓⾛线⼀般是PCB布线中要求尽量避免的情况，也⼏乎成为衡量布线好坏的标准之⼀，那么直⾓⾛线究竟会对信号传输产⽣多⼤的影响呢？从原理上说，直⾓⾛线会使传输线的线宽发⽣变化，造成阻抗的不连续。
其实不光是直⾓⾛线，顿⾓，锐⾓⾛线都可能会造成阻抗变化的情况。
直⾓⾛线的对信号的影响就是主要体现在三个⽅⾯：⼀是拐⾓可以等效为传输线上的容性负载，减缓上升时间；⼆是阻抗不连续会造成信号的反射；三是直⾓尖端产⽣的EMI。
传输线的直⾓带来的寄⽣电容可以由下⾯这个经验公式来计算：C=61W(Er)1/2/Z0在上式中，C 就是指拐⾓的等效电容（单位：pF），W指⾛线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。
举个例⼦，对于⼀个4Mils的50欧姆传输线（εr为4.3）来说，⼀个直⾓带来的电容量⼤概为0.0101pF，进⽽可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直⾓⾛线带来的电容效应是极其微⼩的。
由于直⾓⾛线的线宽增加，该处的阻抗将减⼩，于是会产⽣⼀定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)⼀般直⾓⾛线导致的阻抗变化在7%-20%之间，因⽽反射系数最⼤为0.1左右。
⽽且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最⼩，再经过W/2时间⼜恢复到正常的阻抗，整个发⽣阻抗变化的时间极短，往往在10ps 之内，这样快⽽且微⼩的变化对⼀般的信号传输来说⼏乎是可以忽略的。
差分走线,蛇形线的走线注意
差分⾛线,蛇形线的⾛线注意电⼦博客⽹作者：不详布线（Layout）是PCB设计⼯程师最基本的⼯作技能之⼀。
⾛线的好坏将直接影响到整个系统的性能，⼤多数⾼速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在⾼速PCB设计中是⾄关重要的。
下⾯将针对实际布线中可能遇到的⼀些情况，分析其合理性，并给出⼀些⽐较优化的⾛线策略。
主要从直⾓⾛线，差分⾛线，蛇形线等三个⽅⾯来阐述。
1．直⾓⾛线直⾓⾛线⼀般是PCB布线中要求尽量避免的情况，也⼏乎成为衡量布线好坏的标准之⼀，那么直⾓⾛线究竟会对信号传输产⽣多⼤的影响呢？从原理上说，直⾓⾛线会使传输线的线宽发⽣变化，造成阻抗的不连续。
其实不光是直⾓⾛线，顿⾓，锐⾓⾛线都可能会造成阻抗变化的情况。
直⾓⾛线的对信号的影响就是主要体现在三个⽅⾯：⼀是拐⾓可以等效为传输线上的容性负载，减缓上升时间；⼆是阻抗不连续会造成信号的反射；三是直⾓尖端产⽣的EMI。
传输线的直⾓带来的寄⽣电容可以由下⾯这个经验公式来计算：C="61W"(Er)1/2/Z0在上式中，C就是指拐⾓的等效电容（单位：pF），W指⾛线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例⼦，对于⼀个4Mils的50欧姆传输线（εr为4.3）来说，⼀个直⾓带来的电容量⼤概为0.0101pF，进⽽可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直⾓⾛线带来的电容效应是极其微⼩的。
由于直⾓⾛线的线宽增加，该处的阻抗将减⼩，于是会产⽣⼀定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，⼀般直⾓⾛线导致的阻抗变化在7%-20%之间，因⽽反射系数最⼤为0.1左右。
allegro使用技巧
allegro使用技巧1. 鼠标设定: 在ALLEGRO视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.2) Setup>User Preference之Design_Paths>textpath项设為：C:\cadance\PSD_14.1\share\pcb/text/views即可.3. 不能编辑Net Logic.1) Setup>User Perference之项选择logic_edit_enabled,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?1) “NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.6. 如何Add new subclass:1) Setup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：Geometry\Board Geometry\之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。
差分走线,蛇形线走线注意
差分走线,蛇形线的走线注意差分走线,蛇形线走线注意电子博客网作者：不详布线（Layout）是 PCB 设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过 Layout 得以实现并验证，由此可见，布线在高速 PCB 设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是 PCB 布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C="61W"(Er)1/2/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W 指走线的宽度（单位：inch），εr 指介质的介电常数，Z0 就是传输线的特征阻抗。
举个例子，对于一个 4Mils 的 50 欧姆传输线（εr 为 4.3）来说，一个直角带来的电容量大概为 0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在 7%-20%之间，因而反射系数最大为 0.1 左右。
差分走线,蛇形线走线注意
差分走线,蛇形线的走线注意差分走线,蛇形线走线注意电子博客网作者：不详布线（Layout）是 PCB 设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过 Layout 得以实现并验证，由此可见，布线在高速 PCB 设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是 PCB 布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C="61W"(Er)1/2/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W 指走线的宽度（单位：inch），εr 指介质的介电常数，Z0 就是传输线的特征阻抗。
举个例子，对于一个 4Mils 的 50 欧姆传输线（εr 为 4.3）来说，一个直角带来的电容量大概为 0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在 7%-20%之间，因而反射系数最大为 0.1 左右。
每天进步一点点------Allegro蛇形走线
每天进步一点点------Allegro 蛇形走线对于高速数据总线，如果芯片内部没有延时调节功能，通常使用蛇形走线来调整延时以满足时序要求，也就是通常所说的等长线。
蛇形走线的目的是调整延时，所以这一类网络都有延迟或相对延迟约束。
所以在做蛇形走线调整时，一定要打开延迟或相对延迟信息反馈窗口。
下面说明具体操作步骤。
第1步：手工布线，完成各个网络的连线（有等长要求的Match Group或者是有线长要求的网络），此时不必理会是否违反约束规则。
第2步：按8.5节和8.6节方法打开延迟或相对延迟信息反馈窗口，以及动态显示走线长度的窗口。
第3步：执行菜单命令Route->Delay Tune，该命令即为蛇形走线命令。
控制面板中选项如图8.29所示，拉蛇形线之前必须设置好这些选项。
Active etch subclass表示当前走线所在层。
Net项会显示当前处理的走线的网络名称。
Gap in use表示蛇形走线中当前使用的并行线段之间边到边间隙。
Style用于设置采用哪种形式的蛇形线，左侧的小图标直观的显示三种蛇形线的形状。
Center选项用于设置是否以原走线为轴对称绕线。
Gap用于设置蛇形走线中并行线段之间边到边间隙，有三种设置方式：nx width（线宽倍数）、n x space（线距倍数）、数值。
Corners用于设定蛇形线转弯时采用哪种转角。
Miter size设置转角尺寸。
Allow DRCs选项如果被选中，当拉出的蛇形线与其他走线或焊盘等之间违反了间距约束规则时，会提示DRC错误，但是蛇形线可以被拉出。
如果不选该选项，若违反间距约束规则，不产生蛇形线。
蛇形走线的作用
详解蛇形走线的作用-比较有营养哦本人和同行讨论也参考了一些资料，蛇形走线作用大致如下：希望大家补充纠正。
PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关”信号线中延时较小的部分，这些部分通常是没有或比其它信号少通过另外的逻辑处理；最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。
补充一：采用蛇行线的确有助于提高主板、显卡的稳定性，有助于消除长直布线在电流通过时产生的电感现象，减轻线与线之间的串扰问题，这一点在高频率时表现得尤为明显。
当然你也能够通过减小布线的密度达到相同的效果。
有条件的朋友可以观察一下手边的主板。
CPU插座-->北桥芯片、北桥-->AGP插槽、频率发生器背面、内存DIMM槽附近，这些是集中使用蛇行线的地方。
究其原因，还是这些都是工作在高频，并且还需要稳定的电流信号。
在PROTEL中一般先大致手工画好线，然后把要设置的所有线为一个CLASS，选Tools/Equalize net lengths。
补充二：减轻线与线的串扰最主要的就是增加线间距，而和绕蛇行无关，蛇行线反而会带入导线自身的串扰问题，计算机主版个部分信号对时序要求非常严格，所以必须对每种信号进行长度匹配，以满足足够的建立和保持时间，走蛇行线仅仅是和时序设计相关，和高频信号完整性无关。
我看过的国外多本信号完整性著作，还有芯片组厂商的Guildline,均没有要求设计者采用蛇行线走法，当然会有走线长度要求，但这只是符合时序规范要求。
对”蛇行线“一文的勘误！！勘正：1、PCB上的走线在任何时候都会存在延时，并非一定要在高频状态下，即使是非周期性质的单次阶跃，其传输延迟依然存在。
2、PCB上的走线中信号传输速度取决于其周围的介质，并非频率。
3、PCB上的蛇行走线主要作用仅仅在于delay信号，并非能够提高抗干扰能力。
理由如下：导线越长，使得被干扰的机会增加，使得信号衰减程度加大，影响信号的完整性。
Allegro提高篇--多层板和等长设置
Allegro提高篇--多层板和等长设置目录目录 (1)第一章添加钻孔文件.............................................................................. 错误!未定义书签。
1.1 添加钻孔列表............................................................................ 错误!未定义书签。
1.2 生成钻孔文件............................................................................ 错误!未定义书签。
1.3 生成铣刀数据文件.................................................................... 错误!未定义书签。
第二章生成Gerber文件........................................................................ 错误!未定义书签。
2.1 各层文件介绍............................................................................ 错误!未定义书签。
2.2 各层的添加................................................................................ 错误!未定义书签。
2.3 生成Gerber文件...................................................................... 错误!未定义书签。
第三章查看Gerber文件........................................................................ 错误!未定义书签。
allegro手工布线
PCB布线4.3布线布线前可先将网格设置成合适的参数，具体操作过程可以参考前面的章节，这里就不重复了。
4.3.1手工拉线首先点击工具栏左上角的图标按钮，将模式切换到Etchedit模式。
然后点击左边的Find按钮，在弹出的面板中，点击All On按钮，将该模式下的所有对象选中。
如图4.55所示。
图4.55Find面板在allegro中拉线是一件很轻松的事情，方法有很多种，下面介绍三种常用的方法。
(1)选择Route->Connect菜单如图4.56所示。
或者直接点击工具栏左边的图标按钮。
图4.56Add Connect菜单点击右边的Options按钮，弹出布线的Options面板。
如所示。
图4.57布线的Options面板·Act中显示的为当前的层；·Alt显示的为将要切换到的层；·Via中显示为选择的换层时用的过孔；·Net中显示当前走线的网络，如果点击了某个管脚，即开始布线，则显示该网络名称，否则显示的是Null Net；·Line Lock中显示的是走线的形式和走线时的拐角。
走线形式有Line(直线)和Arc(弧线)两种；走线拐角有Off(无拐角)、45(45°拐角)、90(90°拐角)；·Miter显示管脚的设置，如图 4.57中1x width和Min表示斜边长度至少为一倍的线宽，但当在Line Lock中选择了Off时此项就不会显示；·Line width显示的是设置的线宽大小；·Bubble显示的为推挤走线的方式。
其中Off为关闭推挤功能；Hug only为当前走的线遇到已存在的线的时候采取绕过的方式，即原来的线不动。
Hug preferred，已存在的线“拥抱”新走的线；Shove preferred已存在的新走的线推挤；·Shove vias显示的为推挤过孔的方式。
Altium蛇形等长线的画法和规则设定
一、等长线的画法1.设置需要等长的网络组点击主菜单 Design --> Classes，在弹出的窗口中单击 Net Classes，并右键，点 Add Class会增加一个 New Class，在该网络组上右键，修改一个你想要的名字，如：SDRAM 等。
单击打开它，将需要等长的网络，从左边选取并添加到右边的窗口中。
然后再点击关闭设置。
2.布线在布蛇行线时，只能在已经布好的线上修改，不能直接拉蛇线，所以得先布线，把所有 SDRAM Class 的网络用手工(不推荐用自动)的方式布完线，走线尽量的短，尽量的宽松，也就是说间距留大一点。
应该把最长的那一根做为基准，把它尽量的布短一点。
3.走蛇行线等长按 T ，R 键，单击一根走线，再按 TAB 键，设置一下先1.选中在右边的网络中，选中一根你想要长度的网络，一般选最长的那根也就是说，以后的自动等长中，将会以些为基准，所有需等长的线将会跟它一样长。
2．蛇行设置蛇行线幅度步长步长递增量幅度递增量这里为蛇行线的样式，可以根据自己的需要选择.2. 布蛇行线的快捷键控制：在布蛇行线时，按快捷键“1”“2”“3”“4”“，”“。
”可以在走线时随时控制蛇行线的形状。
快捷键: 1 与 2，改变蛇行线的拐角与弧度。
快捷键: 3 与 4 改变蛇行线的宽度。
快捷键：，与。
改变蛇行线的幅度。
了解了这些，就可以开始布蛇行线了，单击 OK 退出设置，在刚才那条线上，按装走线的方向，拉动鼠标，一串漂亮的蛇行线就出来了。
规定了蛇线的长度，在拉蛇线时，就不用在乎到底走了多长，总之，拉到蛇线不再出现为止，在有些空隙大的地方，就可以按“逗号”与“句号”键来控制幅度的大小。
二、等长线的规则设定1.【Design】-【Rules】-【High Speed】-【Length】中新建一个规则，选择“net class”（需要先将等长的一组线定义为一个类），右侧下拉框中选择要等长的类，“minimum”和“maximum”分别输入最小值和最大值。
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每天进步一点点------Allegro 蛇形走线对于高速数据总线，如果芯片内部没有延时调节功能，通常使用蛇形走线来调整延时以满足时序要求，也就是通常所说的等长线。
蛇形走线的目的是调整延时，所以这一类网络都有延迟或相对延迟约束。
所以在做蛇形走线调整时，一定要打开延迟或相对延迟信息反馈窗口。
下面说明具体操作步骤。
第1步：手工布线，完成各个网络的连线（有等长要求的Match Group或者是有线长要求的网络），此时不必理会是否违反约束规则。
第2步：按8.5节和8.6节方法打开延迟或相对延迟信息反馈窗口，以及动态显示走线长度的窗口。
第3步：执行菜单命令Route->Delay Tune，该命令即为蛇形走线命令。
控制面板中选项如图8.29所示，拉蛇形线之前必须设置好这些选项。
Active etch subclass表示当前走线所在层。
Net项会显示当前处理的走线的网络名称。
Gap in use表示蛇形走线中当前使用的并行线段之间边到边间隙。
Style用于设置采用哪种形式的蛇形线，左侧的小图标直观的显示三种蛇形线的形状。
Center选项用于设置是否以原走线为轴对称绕线。
Gap用于设置蛇形走线中并行线段之间边到边间隙，有三种设置方式：nx width（线宽倍数）、n x space（线距倍数）、数值。
Corners用于设定蛇形线转弯时采用哪种转角。
Miter size设置转角尺寸。
Allow DRCs选项如果被选中，当拉出的蛇形线与其他走线或焊盘等之间违反了间距约束规则时，会提示DRC错误，但是蛇形线可以被拉出。
如果不选该选项，若违反间距约束规则，不产生蛇形线。