交叉存储器设计
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A15——A3 分别接到 8K×8 位 RAM 芯片的地址线； A2A1A0 分别连到 74LS138 译码器的 C、B、A 端； 74LS138 译码器输出端分别接在 8 块 RAM 芯片的/CE 端； 8 块 RAM 芯片的 D7…D0 端通过数据线分别和 CPU 的 D7…D0 相接； 8 块 RAM 芯片的/OE 端分别接在 CPU 的/RD 线、/WE 分别和/WR 相连接； 译码器的 G1 接到使能端+5V 电源处； 控制信号 M/ IO （高电平为访存，低电平为访 I/O）通过非门连接到译码器的/G2A 和/G2B 的使能 端； ③ 最终 CPU 和存储器芯片连接图如下图所示：
（2）注意片选信号的产生电路设计、地址锁存电路设计、数据信号线的电路设计、控制信号 线的设计、交叉存储的实现；
（3）要了解交叉存储器并行工作原理、各个存储器提的启动信号和地址、数据、片选信号的 关系、如何实现 1/8 存储器周期就能够读取一次数据。
四、设计方案
（1）总线和控制信号确定
设 CPU 共有 16 根地址线，8 根数据线，并用 M/IO 作为访问存储器或 I/O 的控制信号（高电平
为访存，低电平为访 I/O）， WR （低电平有效）为写命令， RD （低电平有效）为读命令。
要求：设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。画出 CPU 和存储芯
片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。
所需存储器芯片和 138 译码器如下图所示： Ai A0 … RAM
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000010 … 1 1 1 1 1 1 111111010
第 3 片：0003、000B、0013、…、FFFBH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000011 … 1 1 1 1 1 1 111111011
0 0 0 0 0 0 000000110 … 1 1 1 1 1 1 111111110 第 7 片：0007、000F、0017、…、FFFFH，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000111 … 1 1 1 1 1 1 111111111 ② 地址线和片选信号的分配和连接
计算机组成原理课程设计 多体交叉存储器
一、设计目的
（1）深入了解提高计算机系统效率的一种有效方式——并行性； （2）研究交叉存储器的设计 原理和实现方式，采用并行性的设计思想 ，设计一个简易 的采用低位交叉编址的并行结构存储器； （ 3 ）复 习 和 回 顾 译码电路设计、地址、数据和控制电路设计的相关知识；展开研究性教学， 拓展大家知识面，提高分析问题解决问题的能力； （4）培养大家独立思考和创新研究的能力，积极营造自主创新的良好氛围；
G1 /Y7 /G2A /Y6 /G2B /Y5
/Y4 /Y3 C /Y2
CE
…
WE
Dn
D0
RAM 存储器芯片
74LS138 译码器
（2）设计分析
要设计一个容量为 64KB、采用低位交叉编址的 8 体并行结构存储器，则每个存储体容量应为 64KB/8 = 8KB，所以，应选择 8KB（213B）的 RAM 芯片，需要芯片 8 块、地址线 13 根（A12-A0）、 数据线 8 根（D7-D0），其中在片选信号的产生时需要用到 74LS138 译码器。
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000101 … 1 1 1 1 1 1 111111101
第 6 片：0006、000E、0016、…、FFFEH，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1
第 1 片：0001、0009、0011、…、FFF9H，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000001 … 1 1 1 1 1 1 111111001
第 2 片：0002、000A、0012、…、FFFAH，即：
（3）设计Baidu Nhomakorabea现
① 8 片 8K×8RAM 芯片对应的二进制编码
第 0 片：0000、0008、0010、…、FFF8H，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000000 … 1 1 1 1 1 1 111111000
CPU 和存储器芯片连接图
五、设计总结
交叉存储器是在基本存储器基础上产生的、具有并行运算和实现高速存储的一种广泛应用的
存储器，本次课程设计实验在课本知识的基础上做了相应的延生，使得加深了对存储器部分的知
识掌握，而且对存储器其他相应知识做了必要的复习和强化，从而更好的将课本所学知识和实际
动手能力相结合，达到了学以致用的效果。
二、设计内容
本次研究性设计要求为：设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。 画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六 进制数表示）。
三、设计要求
（1）参考教材中关于交叉存储器的原理，给出系统设计方案，包括译码芯片的选择、各个芯 片的工作时序设计；
第 4 片：0004、000C、0014、…、FFFCH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000100 … 1 1 1 1 1 1 111111100
第 5 片：0005、000D、0015、…、FFFDH，即：
（2）注意片选信号的产生电路设计、地址锁存电路设计、数据信号线的电路设计、控制信号 线的设计、交叉存储的实现；
（3）要了解交叉存储器并行工作原理、各个存储器提的启动信号和地址、数据、片选信号的 关系、如何实现 1/8 存储器周期就能够读取一次数据。
四、设计方案
（1）总线和控制信号确定
设 CPU 共有 16 根地址线，8 根数据线，并用 M/IO 作为访问存储器或 I/O 的控制信号（高电平
为访存，低电平为访 I/O）， WR （低电平有效）为写命令， RD （低电平有效）为读命令。
要求：设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。画出 CPU 和存储芯
片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。
所需存储器芯片和 138 译码器如下图所示： Ai A0 … RAM
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000010 … 1 1 1 1 1 1 111111010
第 3 片：0003、000B、0013、…、FFFBH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000011 … 1 1 1 1 1 1 111111011
0 0 0 0 0 0 000000110 … 1 1 1 1 1 1 111111110 第 7 片：0007、000F、0017、…、FFFFH，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000111 … 1 1 1 1 1 1 111111111 ② 地址线和片选信号的分配和连接
计算机组成原理课程设计 多体交叉存储器
一、设计目的
（1）深入了解提高计算机系统效率的一种有效方式——并行性； （2）研究交叉存储器的设计 原理和实现方式，采用并行性的设计思想 ，设计一个简易 的采用低位交叉编址的并行结构存储器； （ 3 ）复 习 和 回 顾 译码电路设计、地址、数据和控制电路设计的相关知识；展开研究性教学， 拓展大家知识面，提高分析问题解决问题的能力； （4）培养大家独立思考和创新研究的能力，积极营造自主创新的良好氛围；
G1 /Y7 /G2A /Y6 /G2B /Y5
/Y4 /Y3 C /Y2
CE
…
WE
Dn
D0
RAM 存储器芯片
74LS138 译码器
（2）设计分析
要设计一个容量为 64KB、采用低位交叉编址的 8 体并行结构存储器，则每个存储体容量应为 64KB/8 = 8KB，所以，应选择 8KB（213B）的 RAM 芯片，需要芯片 8 块、地址线 13 根（A12-A0）、 数据线 8 根（D7-D0），其中在片选信号的产生时需要用到 74LS138 译码器。
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000101 … 1 1 1 1 1 1 111111101
第 6 片：0006、000E、0016、…、FFFEH，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1
第 1 片：0001、0009、0011、…、FFF9H，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000001 … 1 1 1 1 1 1 111111001
第 2 片：0002、000A、0012、…、FFFAH，即：
（3）设计Baidu Nhomakorabea现
① 8 片 8K×8RAM 芯片对应的二进制编码
第 0 片：0000、0008、0010、…、FFF8H，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000000 … 1 1 1 1 1 1 111111000
CPU 和存储器芯片连接图
五、设计总结
交叉存储器是在基本存储器基础上产生的、具有并行运算和实现高速存储的一种广泛应用的
存储器，本次课程设计实验在课本知识的基础上做了相应的延生，使得加深了对存储器部分的知
识掌握，而且对存储器其他相应知识做了必要的复习和强化，从而更好的将课本所学知识和实际
动手能力相结合，达到了学以致用的效果。
二、设计内容
本次研究性设计要求为：设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。 画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六 进制数表示）。
三、设计要求
（1）参考教材中关于交叉存储器的原理，给出系统设计方案，包括译码芯片的选择、各个芯 片的工作时序设计；
第 4 片：0004、000C、0014、…、FFFCH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000100 … 1 1 1 1 1 1 111111100
第 5 片：0005、000D、0015、…、FFFDH，即：