人多数表决电路
《数字电子技术项目教程》项目2 多数表决器电路设计与制作
2）用卡诺图化简逻辑函数的原则
（1）每个包围圈内相邻1方格的个数一定是2n个方格， 即只能按1、2、4、8、16个1方格的数目画包围圈。 （2）同一个1方格可以被不同的包围圈重复包围多次， 但新增的包围圈中必须有原先没有被圈过的1方格。 （3）包围圈中的相邻1方格的个数尽量多，这样可消去 的变量多。 （4）包围圈的个数尽量少，这样得到的逻辑函数的与 项少。 （5）注意卡诺图的循环邻接特性。同一行最左与最右 方格中的最小项相邻，同一列的最上与最下方格中的最 小项相邻。
2.3 技能训练 组合逻辑电路的功能测试
1.训练目的： 1）熟悉组合逻辑电路的特点； 2）能正确分析由门电路构成的组合逻辑电路 功能； 3）掌握组合逻辑电路功能测试方法。 2.实训器材： 1)直流稳压电源 1台 2）万用表 1块 3）集成芯片74LS00 2片 4）逻辑开关 2个
2.2 项目资讯
2.2.1 基本逻辑运算 逻辑代数运算规则 逻辑代数的运算优先顺序是：先算括号，再 算非运算，然后是与运算，最后是或运算。 逻辑代数运算的规则有 1）代入规则 2）反演规则 3)对偶规则
3.逻辑函数的表示方法
1）逻辑表达式 2）真值表 3）卡诺图 4）逻辑图
Y Y2 Y3 A AB B AB AB AB A B
（2)根据逻辑函数表达式列真值表。
A 0 0 1 B 0 1 0 Y 0 1 1
1
1
0
3.组合逻辑电路的设计
1）设计方法 （1）分析设计要求，列真值表。 （2）根据真值表写出逻辑表达式。 （3）化简逻辑表达式。 （4）根据逻辑表达式画出逻辑电路图。
课程设计多人表决电路
课程设计多人表决电路一、教学目标本课程的目标是让学生了解并掌握多人表决电路的基本原理和设计方法。
通过本课程的学习，学生应能理解多人表决电路的工作原理，掌握多人表决电路的设计方法，并能够应用所学知识解决实际问题。
1.理解多人表决电路的基本原理。
2.掌握多人表决电路的设计方法。
3.能够分析并设计多人表决电路。
4.能够运用多人表决电路解决实际问题。
情感态度价值观目标：1.培养学生对科学研究的兴趣和热情。
2.培养学生团队合作的精神和解决问题的能力。
二、教学内容本课程的教学内容主要包括多人表决电路的基本原理、设计方法和应用。
具体包括以下几个部分：1.多人表决电路的基本原理：介绍多人表决电路的定义、工作原理和特点。
2.多人表决电路的设计方法：介绍多人表决电路的设计步骤和方法，包括电路元件的选择、电路图的绘制等。
3.多人表决电路的应用：介绍多人表决电路在实际中的应用场景和案例。
三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法等。
1.讲授法：通过教师的讲解，使学生了解多人表决电路的基本原理和设计方法。
2.讨论法：通过小组讨论，培养学生的团队合作精神和解决问题的能力。
3.案例分析法：通过分析实际案例，使学生更好地理解多人表决电路的应用。
4.实验法：通过实验操作，使学生亲身感受多人表决电路的工作原理和设计过程。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备以下教学资源：1.教材：选用合适的教材，为学生提供全面系统的多人表决电路知识。
2.参考书：提供相关的参考书籍，为学生提供更多的学习资料。
3.多媒体资料：制作多媒体课件和教学视频，帮助学生更好地理解多人表决电路的原理和设计方法。
4.实验设备：准备适当的实验设备，让学生能够亲身体验多人表决电路的工作原理和设计过程。
五、教学评估为了全面、客观、公正地评估学生在多人表决电路课程中的学习成果，我们将采用以下评估方式：1.平时表现：通过观察学生在课堂上的参与度、提问回答和小组讨论的表现，评估其对多人表决电路知识的理解和应用能力。
项目2三人多数表决电路设计PPT课件
根据原理图，使用版图编辑软件绘制电路的物理 版图，包括元件封装和布局等。
制版与制作
将版图送至制造工厂进行制版和制作，最终得到实际运 行的电路板。
03
电路元件选择与布局
电路元件的选择
开关元件
选择具有低电阻、高耐压、 低漏电流的开关，以确保电
路的稳定性和可靠性。
逻辑门电路
电阻器
电容器
根据电路逻辑需求，选择 适当的逻辑门电路，如 AND、OR、NOT等。
感谢观看
THANKS
使用标准模板和封装可以提高 布局和布线的效率和质量。
04
电路仿真与调试
电路仿真工具介绍
01
02
03
Multisim
一款流行的电路仿真软件， 具有丰富的元件库和强大 的仿真功能，适用于模拟 和数字电路的仿真。
LTSpice
一款适用于模拟电路仿真 的软件，具有低噪声、高 精度和快速的仿真速度。
PSpice
去耦电容布局
在元件电源引脚附近放置适当 容量的去耦电容，以减少电源
噪声对电路的影响。
元件布局与布线技巧
元件排列
将相同类型的元件排列在一起 ，便于识别和替换。
电源和地线优先
先布置电源和地线，再布置其 他线路。
优化布线顺序
按照信号流向和重要程度优化 布线顺序，先布关键信号线， 后布次要信号线。
使用模板和封装
高效的电路设计可以提高设备 的性能，降低能耗，延长使用 寿命。
三人多数表决电路的应用场景
01
三人多数表决电路是一种常见的 逻辑电路，广泛应用于决策系统 、控制系统和安全系统等领域。
02
在某些需要集体决策的场景中， 如投票、安全检查等，三人多数 表决电路可以用来实现决策的公 正性和准确性。
三人表决器电路原理
三人表决器电路原理
三人表决器电路原理
一、三人表决器电路简介
三人表决器电路是一种特殊的多路决策门控电路，它由三个输入信号和一个输出组成。
如果两个以上的输入信号是高电平（H），则输出信号也是高电平，反之输出信号是低电平（L）。
它的主要功能是实现三个以上的信号的决策，以及三路决策门控的功能。
二、三人表决器电路原理
三人表决器电路的工作原理是，当两个输入A、B同时处于高电平（H）时，由于两个输入A、B接在同一个电路中，所以当两个输入A、B为高电平时，则C输出信号也为高电平，当A、B输入信号是低电平（L）时，则C输出信号也是低电平。
三、三人表决器电路应用
三人表决器电路主要用于实现三路决策门控，其中最典型的应用就是微机的中断系统。
在微机中断系统中，通常有三个中断源，采用三人表决器电路可以将三个中断源的信号融合在一起，最终将三个中断源的信号转换为一个有效的中断信号，从而实现中断控制。
四、三人表决器电路特点
1、简单易用：三人表决器电路的结构简单，易于接线安装，具有操作简单、安装快捷的特点。
2、对输入信号有效：三人表决器电路的输入信号可以是低电平或高电平，也可以是模拟信号。
3、高精度：经过三人表决器电路的处理，输出信号的高低精度比单独的输入信号高出很多倍。
4、安全可靠：三人表决器电路可以有效地防止非法操作，确保操作的安全性，是一种可靠的控制电路。
实验一三人表决电路
实验名称：三人多数表决电路学生姓名：班级：学号：
一、实验目的及要求:
1.实验目的：
(1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。
(2)学会对实验板上的FPGA/CPLD进行编程下载。
(3)硬件验证自己的设计项目。
2.实验要求：
用与非门设计三人多数表决电路。
(1)要求所设计的电路有三个输入端：A 、 B 、 C
(2)一个输出端：Y
(3)要求对所设计的电路仿真。
(4)下载到实验板上。
二、实验原理：
根据三人多数表决的要求可知：输出
Y+
=①
+
AC
BC
AB
若用与非门进行设计，则对①式右端进行两次取反即可得到下式：
(('AC
AB
Y=②
BC
)'
()
)'
()'
由②式易知整个电路由三个二输入的与非门和一个三输入的与非门组成。
三、实验步骤：
⒈原理图输入
在QuartusⅡ软件界面下，在bdf
.文件中输入原理图如下：
⒉依次进行编译、综合、适配等步骤。
批阅老师：年月日
⒊建立波形文件并对其进行仿真，其中功能仿真图形如下：
其时序仿真图形如下：
四、实验说明：
时序仿真相比功能仿真更符合实际，输出端会有一定的延时。
批阅老师：年月日。
用4种方式实现三人表决电路
方法一（用SSI设计）： （用74LS00，74LS20）
分析：
①设A、B、 C ：三人的意见。 同意为逻辑“1”；不同意为逻辑“0”
输入 A B 0 0 1 1 0 0 1 1
输出 C L 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1
5
0 L：表决结果。 0 事件通过为逻辑“1”；没通过为逻辑“0” 0
用译码器138和与非门74LS20的实物接线图
8
方法三：（用8选1数据选择器74LS151实现设计）
L AB BC AC
L ABC ABC ABC ABC m3 m5 m6 m7
2．将输入变量接至数据选择器的地址输入端，即A=A2，B=A1， C=A0。输出变量接至数据选择器的输出端，即L=Y。将逻辑函数L的 最小项表达式与74151的功能表相比较，
多
少
多
少
一般
优于SSI
低
较高
结论:MSI设计优于SSI设计的。
13
74151
G A 2 A 1 A 0 D 7 D D 5 D 4D 3 D 2 D D 6 1 0
A B C
0 1
9
用数据选择器74LS151实现接线图
10
方法四：（用4选1数据选择器74LS153实现
F A BC AB C ABC ABC
该逻辑函数含有三个逻辑变量，可选其 中的两个(A,B ) 作为数据选择器的地址 输入变量，一个(C) 作为数据输入变量。
Y A B D0 A BD1 AB D2 ABD3
将逻辑函数F整理后与Y比较，可得：
D0 0 D1 C D2 C
以4人多数表决电路为例论述MULTISIM 在电路设计中的应用
理学院School of Science综合电路仿真设计选讲期 末 论 文学生姓名： 学生学号： 所在专业：所在班级：成绩以4人多数表决电路为例论述MULTISIM在电路设计中的应用一绪论1、软件介绍：Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。
Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。
通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。
2、软件特点NI Multisim软件是一个专门用于电子电路仿真与设计的EDA工具软件。
作为 Windows 下运行的个人桌面电子设计工具，NI Multisim 是一个完整的集成化设计环境。
NI Multisim计算机仿真与虚拟仪器技术可以很好地解决理论教学与实际动手实验相脱节的这一问题。
学员可以很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来，并且可以用虚拟仪器技术创造出真正属于自己的仪表。
NI Multisim软件绝对是电子学教学的首选软件工具。
直观的图形界面:整个操作界面就像一个电子实验工作台，绘制电路所需的元器件和仿真所需的测试仪器均可直接拖放到屏幕上，轻点鼠标可用导线将它们连接起来，软件仪器的控制面板和操作方式都与实物相似，测量数据、波形和特性曲线如同在真实仪器上看到的；丰富的元器件:提供了世界主流元件提供商的超过17000多种元件，同时能方便的对元件各种参数进行编辑修改，能利用模型生成器以及代码模式创建模型等功能，创建自己的元器件。
三人多数表决电路
真验十九三人普遍表决电路的安排之阳早格格创做一、安排脚段1、掌握用门电路安排拉拢逻辑电路的要领.2、掌握用中规模集成拉拢逻辑芯片安排拉拢逻辑电路的要领.3、央供共教们不妨根据给定的题目，用几种要领安排电路.二、安排央供1、用三种要领安排三人普遍表决电路.2、分解百般要领的便宜战缺面.3、思索四人普遍表决电路的安排要领.央供用三种要领安排一个三人普遍表决电路.央供自拟真验步调，用所给芯片真止电路.三、参照电路设按键共意灯明为输进下电仄（逻辑为1），可则，没有按键共意为输进矮电仄（逻辑为0）.输出逻辑为1表示赞成；输出逻辑为0表示表示阻挡于.根据题意战以上设定，列逻辑状态表如表19-1.由逻辑状态表可知，能使输出逻辑为1的惟有四项：第4、6、7、8 项.故，表决器的辑逻表白式应是：从化简后的逻辑表白式可知，前一项括号中表白的是一个同或者门闭系.果此，做逻辑图如下.经时常使用去安排拉拢逻辑电路的MSI芯片主假如：译码器战数据采用器.安排步调前几步共上，写出的逻辑函数表白式不妨没有化简，曲交用最小项之战的形式，而后根据题图19—1 三人表决电路目央供采用符合的器件，而且绘出本理图真止.四、真验设备与器件本真验的设备战器件如下：真验设备：数字逻辑真验箱，逻辑笔，万用表及工具；真验器件：74LS00、74LS20、74LS138、74LS153等.五、真验报告央供1、写出简曲安排步调，绘出真验线路.2、根据真验截止分解百般安排要领的便宜及使用场合.真验二十序列脉冲检测器的安排一、安排脚段1、教习时序逻辑电路的安排与调试要领.2、相识序列脉冲爆收器战序列脉冲检测器的功能辨别及安排要领.二、安排央供及技能指标1、安排一个序列脉冲检测器，当连绝输进旗号110时，该电路输出为1，可则输出为0.2、决定合理的总体筹备.对于百般筹备举止比较，以电路的进步性、结构的繁简、成本的下矮及创造的易易等圆里做概括比较.自拟安排步调，写出安排历程，采用符合的芯片，完毕绘出电路图.3、组成系统.正在一定幅里的图纸上合理筹备，常常是按旗号的流背，采与左进左出的程序晃搁各电路，并标出需要的证明.注意：还需安排一个序列脉冲爆收器，动做序列脉冲检测器的输进旗号.4、用示波器瞅察真验中各面电路波形，并与表里值相比较，分解真验论断.三、安排证明与提示图20-1串止输进序列脉冲检测器本理框图.它的功能是：对于输进旗号X逐位举止检测，若输进序列中出现“110”，当末尾的“0”旗号序列仍为“110”端Z为“0”.时钟CP12345678输进X01101110图20-1 串止输进序列脉冲检测器本理框图输出Z00010001调试重心：1、分块调试，即先调试出序列脉冲爆收器的电路，再调试序列脉冲检测器的电路.2、序列脉冲爆收器战序列脉冲检测器应包管共步.脉冲爆收器电路的形式很多，为使电路简朴化，不妨用十进造计数器的最下位动做输出.四、真验设备与器件本真验的设备战器件如下：真验设备：数字逻辑真验箱、单踪示波器、逻辑笔，万用表及工具；真验器件：74LS00、74LS112、74LS290、555定时器战电阻电容若搞.四、安排报告央供1、绘出总体本理图及总电路框图.2、单元电路分解.3、尝试截止及调试历程中所逢到的障碍分解.真验十一多路才华抢问拆置一、真验脚段1、教习数字电路中D触收器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的概括使用.2、认识多路才华抢问拆置的处事本理.3、相识简朴数字系统真验、调试及障碍排除要领.二、真验本理图11-1为供四人用的才华抢问拆置线路，用以推断抢问劣先权.图11-1才华抢问拆置本理图图中F1为四D触收器74LS175，它具备大众置0端战大众CP端,引足排列睹附录；F2为单4输进与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢问电路中的CP时钟脉冲源，抢问开初时，由主持人扫除旗号，按下复位开闭S，74LS175的输出Q1～Q4齐为0，所有收光二极管LED均燃烧，当主持人宣布“抢问开初”后，最先做出推断的参赛者坐时按下开闭，对于应的收光二极管面明，共时，通过与非门F2收出旗号锁住其余三个抢问者的电路，没有再交受其余旗号，曲到主持人再次扫除旗号为止.三、真验设备与器件1、+5V曲流电源；2、逻辑电仄开闭；3、逻辑电仄隐现器；4、单踪示波器；5、数字频次计；6、曲流数字电压表；7、74LS175、74LS20、74LS74战74LS00.四、真验真质与步调1、尝试各触收器及各逻辑门的逻辑功能.2、图11-1交线，抢问器五个开闭交真验拆置上的逻辑开闭、收光二极管交逻辑电仄隐现器.3、断开抢问器电路中CP脉冲源电路，单独对于多谐振荡器F3及分频器F4举止调试，安排多谐振荡器10K电位器，使其输出脉冲频次约4KHz，瞅察F3及F4输出波形及尝试其频次.4、试抢问器电路功能交通+5电源，CP端交真验拆置上连绝脉冲源，与沉复频次约1KHz.（1）抢问开初前，开闭K1、K2、K3、K4均置“0”，准备抢问，将开闭S置“0”，收光二极管齐燃烧，再将S置“1”.抢问开初，K1、K2、K3、，K4某一开闭置“1”，瞅察收光二极管的明、灭情况，而后再将其余三个开闭中任一个置“1”，瞅察收光二极的明、灭有可改变.（2）沉复（1）的真质，改变K1、K2、K3、K4任一个开闭状态，瞅察抢问器的处事情况.（3）完齐尝试断开真验拆置上的连绝脉冲源，交进F3及F4，再举止真验.五、真验预习央供若正在图11-1电路中加一个计时功能，央供计时电路隐现时间透彻到秒，最多节造为2分钟，一朝超出限时，则与消抢问权，电路怎么样矫正.六、真验报告1、分解才华抢问拆置各部分功能及处事本理.2、归纳数字系统的安排、调试要领.3、分解真验中出现的障碍及办理办法.真验十二数字电子秒表一、真验脚段1、教习数字电路中JK触收器、时钟爆收器及计数、译码隐现等单元电路的概括应用.2、教习电子秒表的调试要领.二、真验本理图12-1为电子秒表的电本理图.按功能分成三个单元电路举止分解.1、统造电路图12-1中单元Ⅰ为用集成JK触收器组成的统造电路为三进造计数器，图12-2为三进造计数器的状态变换图.其中00状态为电子秒表脆持状态, 01状态为电子秒表浑整状态, 10状态为电子秒表计数状态.JK触收器正在电子秒表中的本能是为计数器提供浑整旗号战计数旗号.注意：调试的时间先对于JK触收器浑整.2、时钟爆收器图12-1中单元Ⅱ为用555定时器形成的多谐振荡器，是一种本能较佳的时钟源.安排电位器 RW ，使正在输出端3赢得频次为50HZ 的矩形波旗号，当JK 触收器Q2＝1时，门5开开，此时50HZ 脉冲旗号通过门5动做计数脉冲加于计数器①的计数输进端CP2.4、计数及译码隐现二—五—十进造加法计数器74LS90形成电子秒表的计数单元，如图12-1中单元Ⅲ所示.其中计数器①交成五进造形式，对于频次为50HZ 的时钟脉冲举止五分频，正在输出端Q3博得周期为0.1S 的矩形脉冲，动做计数器②00011011图12-2 JK 触收器组成的三进造状态变图12-1 电子秒表本理图图12-3 74LS90引足排列的时钟输进.计数器②及计数器③交成8421码十进造形式，其输出端与真验拆置上译码隐现单元的相映输进端连交，可隐现0.1～0.9秒；1～9.9秒计时.注：集成同步计数器74LS9074LS90是同步二—五—十进造加法计数器，它既不妨做二进造加法计数器，又不妨做五进造战十进造加法计数器.图12-3为74LS90引足排列，表12-1为功能表.表12-1功能；而且还可借帮R0(1)、R0(2)对于计数器浑整，借帮S9(1)、S9(2)将计数器置9.其简曲功能详述如下：(1)计数脉冲从CP1输进，Q0动做输出端，为二进造计数器.(2)计数脉冲从CP2输进，Q3Q2Q1动做输出端，为同步五进造加法计数器.(3)若将CP2战Q0贯串，计数脉冲由CP1输进，Q3、Q2、Q1、Q0动做输出端，则形成同步8421码十进造加法计数器.(4)若将CP1与Q3贯串，计数脉冲由CP2输进，Q0、Q3、Q2、Q1动做输出端，则形成同步二五混同进造计数器.(5)浑整、置9功能.1）同步浑整当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，真止同步浑整功能，即Q3Q2Q1Q0＝0000.2）置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，真止置9功能，即Q3Q2Q1Q0＝1001. 三、真验设备1、＋5V曲流电源；2、单踪示波器；3、曲流数字电压表；4、数字频次计；5、单次脉冲源；6、连绝脉冲源；7、逻辑电仄开闭；8、逻辑电仄隐现器；9、译码隐现器；10、74LS00×2、555×1、74LS90×3战74LS112、电位器、电阻战电容若搞.四、真验真质与步调由于真验电路中使用器件较多，真验前必须合理安插各器件正在真验拆置上的位子，使电路逻辑领会，交线较短.真验时，应依照真验任务的序次，将各单元电路逐个举止交线战调试，即分别尝试基础RS触收器、单稳态触收器、时钟爆收器及计数器的逻辑功能，待各单元电路处事仄常后，再将有闭电路逐级连交起去举止尝试……，曲到尝试电子秒表所有电路的功能.那样的尝试要领有好处查看战排除障碍，包管真验成功举止.1、统造电路（JK触收器）的尝试尝试要领为:加三个单脉冲,瞅是可完毕类似图12-2的三个灵验状态的一次循环.2、时钟爆收器的尝试尝试要领参照真验十五，用示波器瞅察输出电压波形并丈量其频次，安排RW，使输出矩形波频次为50Hz3、计数器的尝试(1) 计数器①交成五进造形式，RO(1)、RO(2)、S9(1)、S9(2)交逻辑开闭输出插心，CP2交单次脉冲源,CP1交下电仄“1”，Q3～Q0交真验设备上译码隐现输进端D、C、B、A,按表12-1尝试其逻辑功能，记录之.(2) 计数器②及计数器③交成8421码十进造形式，共真质（1）举止逻辑功能尝试.记录之.(3) 将计数器①、②、③级连，举止逻辑功能尝试.记录之.4、电子秒表的完齐尝试各单元电路尝试仄常后，按图12-1把几个单元电路连交起去，举止电子秒表的总体尝试.加三个单脉冲,瞅察是可处事正在三个灵验循环状态（浑整、计数、停止）.注意：三个灵验循环状态的程序没有克没有及错.5、电子秒表准确度的尝试利用电子钟或者脚表的秒计时对于电子秒表举止校准.五、预习报告1、复习数字电路中JK触收器，时钟爆收器及计数器等部分真质.2、除了本真验中所采与的时钟源中，采用其余二种分歧典型的时钟源，可供本真验用.绘出电路图，采用元器件.3、列出电子秒表单元电路的尝试表格.4、列出调试电子秒表的步调.六、真验报告1、归纳电子秒表所有调试历程.2、分解调试中创造的问题及障碍排除要领.。
实验：三人多数表决电路设计(非电)
安全注意事项
01
02
03
04
确保电源适配器接地良好，避 免触电危险。
在使用万用表和示波器时，应 遵循操作规程，避免损坏仪器
或造成人身伤害。
在连接电路时，应确保所有连 接点牢固可靠，避免发生短路
或断路。
在实验过程中，应保持实验室 整洁，避免灰尘或其他杂物进 入电路中，影响实验结果。
03
实验步骤与操作
05
实验结论与建议
实验结论
01 02
成功实现三人多数表决电路
通过实验验证，我们成功地设计并实现了一个能够根据三个输入信号中 的多数进行表决的电路。该电路能够准确地判断三个输入信号中，哪个 是多数信号，并将该信号作为输出。
验证了电路的可靠性和稳定性
在多次实验中，该电路均能准确地完成表决任务，未出现任何故障或误 差。这表明该电路具有较高的可靠性和稳定性。
步骤一：电路设计
确定输入与输出
首先，我们需要明确实验的输入 和输出。在这个实验中，输入是 三个开关的状态（开或关），输
出是一个灯泡的亮或灭。
设计逻辑门
为了实现多数表决功能，我们需要 使用逻辑门。可以选择使用AND 和OR逻辑门来实现这个功能。
连接逻辑门
将逻辑门按照设计的逻辑关系连接 起来，以实现多数表决的功能。
数表决电路的功能。
利用逻辑门电路的输入和输出特 性，根据实际需求进行电路设计。
通过调整逻辑门电路的参数，优 化电路的性能指标，如响应速度、
稳定性等。
02
实验材料与设备
材料清单
• 3个开关
• 3个LED灯 • 3个电阻 • 3个二极管 • 1个蜂鸣器 • 1块面包板 • 导线若干
设备清单
设计三人表决电路
用于判断是否有人投赞成票，以确定 是否需要进入AND门进行组合。
三人表决电路的逻辑表达式
01
02
03
输入信号
A、B、C分别表示三个人 投赞成票与否。
输出信号
OUT表示整个电路的表决 结果。
逻辑表达式
OUT=(A&B|C)&(B&C|A) &(A&C|B)
03 三人表决电路的实现方式
硬件实现
案例二：多主体系统
案例描述
在一个多主体系统中，有三个主体需要就某个行动达成一致。每个主体有一个表决权，当至少两个主 体同意时，该行动才能被执行。
电路设计
同样可以使用逻辑门电路来实现三人表决电路。每个主体的表决输入信号通过一个与门连接到输出端 ，当至少两个主体同意时，输出信号为高电平，表示该行动可以执行。这样可以确保多主体系统中的 各个主体能够协同工作，达成一致的行动目标。
未来研究方向
功能扩展
研究如何将该电路扩展至更多人参与的表决 场景，提高其通用性。
安全性增强
研究如何增强表决电路的安全性，防止恶意 篡改或干扰。
性能提升
探索更高效的逻辑门和布线策略，以减小电 路体积和提高运行速度。
应用场景拓展
探索该电路在更多领域的应用可能性，如电 子选举、智能家居控制等。
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设计三人表决电路
目录
• 引言 • 三人表决电路的逻辑设计 • 三人表决电路的实现方式 • 表决电路的性能测试和优化 • 应用场景和案例分析 • 总结与展望
01 引言
目的和背景
目的
设计一个能够实现三人表决功能的电路，即当至少有两人同意时，电路输出为 1，否则输出为0。
项目2三人多数表决电路设计
*
二、三人表决电路设计
要求：设计一个三人表决电路，结果按“少数服从多数”的原则决定。
方法：
2
：只用74LS00 ，74LS10实现。
（SSI设计）
：用74LS138和74LS10实现。
（MSI 设计）
：用74LS151实现。
（MSI 设计）
8
*
列出真值表如右表所示。
输入
输出
A
B
C
Y
0
0
0
0
0
0
01
00
1
0
AB
C
L
1
1
1
1
④画出逻辑图 。
图 三人多数表决器逻辑图
⑤选择芯片并连接。 TTL: 2输入与门：74LS00 3输入与非门：74LS20
方法二（用译码器138和与非门设计）：
74138
引脚图
74138
方法三：（用8选1数据选择器74LS151实现设计）
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
分析：
①设A、B、 C ：三人的意见。
同意为逻辑“1”；不同意为逻辑“0”
三人多数表决电路
实验十九三人多数表决电路的设计一、设计目的1、掌握用门电路设计组合逻辑电路的方法。
2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。
3、要求同学们能够根据给定的题目，用几种方法设计电路。
二、设计要求1、用三种方法设计三人多数表决电路。
2、分析各种方法的优点和缺点。
3、思考四人多数表决电路的设计方法。
要求用三种方法设计一个三人多数表决电路。
要求自拟实验步骤，用所给芯片实现电路。
三、参考电路设按键同意灯亮为输入高电平（逻辑为1），否则，不按键同意为输入低电平（逻辑为0）。
输出逻辑为1表示赞成；输出逻辑为0表示表示反对。
根据题意和以上设定，列逻辑状态表如表19-1。
6、7、8项。
故，表决器的辑逻表达式应是：从化简后的逻辑表达式可知，前一项括号中表达的是一个异或门关系。
因此，作逻辑图如下。
图19—1 三人表决电路经常用来设计组合逻辑电路的MSI芯片主要是：译码器和数据选择器。
设计步骤前几步同上，写出的逻辑函数表达式可以不化简，直接用最小项之和的形式，然后根据题目要求选择合适的器件，并且画出原理图实现。
四、实验设备与器件本实验的设备和器件如下：实验设备：数字逻辑实验箱，逻辑笔，万用表及工具；实验器件：74LS00、74LS20、74LS138、74LS153等。
五、实验报告要求1、写出具体设计步骤，画出实验线路。
2、根据实验结果分析各种设计方法的优点及使用场合。
实验二十 序列脉冲检测器的设计一、设计目的1、学习时序逻辑电路的设计与调试方法。
2、了解序列脉冲发生器和序列脉冲检测器的功能区别及设计方法。
二、设计要求及技术指标1、设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。
2、确定合理的总体方案。
对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较。
自拟设计步骤，写出设计过程，选择合适的芯片，完成画出电路图。
3、组成系统。
在一定幅面的图纸上合理布局，通常是按信号的流向，采用左进右出的规律摆放各电路，并标出必要的说明。
5人多数表决电路设计论文
5人多数表决电路设计一、设计思想通过上学期学习的《数字电子技术基础简明教程》的学习，逐步认识了解74系列芯片的用法。
本设计实验通过对逻辑门电路的进一步巩固与发展，根据老师上课的要求和指导，以及我们实验课上对Multisim软件的初步使用，设计了一个简单的5人多数表决电路。
本门EDA课是属于实践性教学，这不仅能加深学生对所学《数字电子技术》理论知识的理解，同时也能提高我们的综合素质，培养我们的创新精神、实践能力和创新能力。
同时，我们这次的也是设计性实验，所谓设计性实验就是指给定实验目的、要求和实验条件，由我们学生自行设计实验方案、选择相关芯片或器件实现的实验。
设计性实验能激发学生学习的主动性和创新意识，培养学生独立思考、综合运用知识、分析和解决复杂问题的能力。
本次使用Multisim软件设计实验，一是能提高我们的学习的主动性：在给定的实验题目和技术指标下，我们在老师的指导下自己设计实验方案，自行选择实验器材，制定实验操作步骤和流程，此次试验是我们运用自己对数字电路中逻辑门电路的知识进行分析和探索。
在整个实验过程中，我们都处于主动学习的状态，学习目的明确，独立思维。
二是能提高我们对实验内容的探索性，设计性实验方案的设计与实现过程本身就是一个不断探索的过程，而对实验过程中遇到问题的分析与解决则更离不开探索。
探索性恢复了实验在人们认识自然、探索科学过程中的本来面目，让实验教学真正成为我们学习知识、培养能力的基本方法和有效途径。
三是提高我们方法的多样性。
设计性实验虽然实验目的明确，但实验方案可以灵活选择。
我们往往可以通过不同的途径和方法达到实验目的，从根本上改变了千人一面的传统验证实验教学模式，有利于创新人才的培养，体现以学生为本的教学思想。
EDA课程对我们电子专业有很重要的作用，所以我们必须认真的完成本次的5人表决电路设计。
通过自己对电路的探索和设计，选择自己需要的芯片来完成。
二、实验条件的要求：鉴于设计性实验的探索性以及设计和实现方法的多样性，老师给我们提出的一些特殊的要求：a) 学时要求。
Multisim14多人表决器电路设计实验原理
Multisim14多人表决器电路设计实验原理
一、实验原理：
电路由3个74L。
SO0N与非门电路和1个74LS10N与非门电路构成，当A，B。
C中任意两人按下按钮，工作电路向74LSO0N任意一个与非门电路输入2个高电平，输出1个低电平，输入到74LS10N与非门电路中，进而输出高电平，使得发光二极管发光，三人举手表决电路完成。
二、实验内容：
以少数服从多数的原则表决事件，输入A、B、C，同意为输入高电平（逻辑1 ），否则，不同意为输入低电平（逻辑0）。
输出L逻辑1表示赞成通过；输出逻辑0表示表示反对不通过。
验证实验结果：
用multisim字发生器实现高低电平输入，作为A、B、C的输入电平。
可将字发生器设置为单步调试，时钟频率1KHz，缓冲区大小（0008）H，上数序计数/下数序计数。
测试输出端L的输出高低电平，可以采用输出显示的发光二极管来测试。
将输出接至发光二极管的阳极，发光二极管的阴极接地；如果发光二极管发光，表示为高电平，否则为低电平。
为更直观观察输出现象，可在器件组中选择虚拟3D元件（ 3D_VIRTUAL ） Led。
另一种测试方案即将输入A、B、C及输出L连接至逻辑分析仪观察波形图，看其是否满足逻辑函数表达式。
三人表决逻辑电路设计
LxxSky
如果是一场举重比赛，A，B，C三名裁判， A为主裁判。
当两名以上裁判（必须包括主裁判A在内） 认为运动员举重合格，才算该运动员举重成果。
试用所学逻辑门电路设计实现要求的功能。
设计步骤
1.设A、B、C：三人的意见（A为主裁判） 同意为逻辑1，不同意为逻辑0 Y：表决结果 举重合格为逻辑1，不合格为逻辑0
2.列出真值表
3.由真值表写出逻辑表达式，并进行化简 4. 画出逻辑图 5. 选择芯片并连接
LxxSky
设计步骤
LxxSky
LxxSky
闯关任务: 四人表决器设计（有一人为主裁）
如果是一场举重比赛，A，B，C、D四名裁 判，A为主裁判。
当三名以上裁判（必须包括主裁判A在内） 认为运动员举重合格，才算该运动员举重成果。
思考：四人多数表决器的设计
LxxSky
若中国达人秀改为四个评委，试设计一个表决器， 功能要求： 四个评委各控制A、B、C、D三个按键中的一个，以少数服 从多数的原则表决事件，按下表示同意，否则为不同意。 若表决通过，灯点亮，否则Sky
设计任务2: 有一人主裁
要求：1.列真值表 2.写出逻辑表达式并化简 3.画出对应的逻辑图
1 1
1
0
1
学习目标
1 掌握用门电路设计组合逻辑电路的方法
LxxSky
2 理解并掌握三人表决逻辑电路的设计
3 能够根据给定任务，完成逻辑电路的设计
设计任务1:三人多数表决器的设计
LxxSky
请同学们为中国达人秀的评委设计一个 表决器，功能要求：
三个评委各控制A、B、C三个按键中的 一个，以少数服从多数的原则表决事件， 按下表示同意，否则为不同意。
用4种方式实现三人表决电路
LA B C A B C AC B ABC
③用卡诺图进行化简。
L AB C 0 1 00
01
1
④画出逻辑图 。
11 1 1
10
1
LA BBC AC
ABBCAC
⑤选择芯片并连接。
图 三人多数表决器逻辑图
TTL: 2输入与门：74LS00 4输入与非门：74LS20
6
用74LS00和74LS20实物接线如下:
项目二：三人表决电路设计
1
一、设计思路
1．使用中、小规模集成电路来设计组合电路是最常 见的逻辑电路设计方法。设计组合电路的一般步骤如图所 示。
2
2．组合逻辑电路的设计
步骤：①根据对逻辑功能要求，列真值表
②由真值表写出逻辑表达式 ③根据要求化简和变换逻辑函数表达式 ④根据要求画出逻辑图 ⑤芯片选择，接成实物 ⑥分析并比较设计的优劣 设计目标：电路简单，所用器件最少,可靠性好等
7
方法二（用译码器138和与非门74LS20设计）
LAB C A BCAC B AB A C BC A BCAC B ABC Y 3Y 5Y 6Y 7
用译码器138和与非门74LS20的实物接线图
8
方法三：（用8选1数据选择器74LS151实现设计）
LA B B C AC
L A B A C B C A C A B B m 3 m 5 C m 6 m 7
10
方法四：（用4选1数据选择器74LS153实现
F A B C A B C AC B ABC
该逻辑函数含有三个逻辑变量，可选其 中的两个(A,B ) 作为数据选择器的地址 输入变量，一个(C) 作为数据输入变量。
YA B D 0A B1D A B D 2AB 3 D
表决电路
实验课题二：多数表决电路的设计1.设计要求：用VHDL文本输入法设计一个7人多数表决电路。
2.设计目的：应用MAX+plusⅡ软件的原理图设计法，设计编译一个七人多数表决电路，用与门，或门来实现，进行系统仿真，并用GW48—CK EDA实验开发系统进行硬件验证.3. 设计思路：首先根据七人多数表决电路列出真值表，进行化简，写出逻辑表达式，画出逻辑图；然后采用MAX+plusⅡ的原理图输入设计法进行设计。
4.设计文件：1、七人多数表决器的源程序如下；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT(AIN,BIN,CIN:IN STD_LOGIC;SUM,COUT:OUT STD_LOGIC); END ENTITY f_adder; ARCHITECTURE art3 OF f_adder IS COMPONENT h_adder ISPORT(A,B:IN STD_LOGIC;SO,CO:OUT STD_LOGIC);END COMPONENT h_adder; COMPONENT or2_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT or2_1;SIGNAL S1,S2,S3:STD_LOGIC;BEGINU1:h_adder PORT MAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:h_adder PORT MAP(A=>S2,B=>CIN,CO=>S3,SO=>SUM); U3:or2_1 PORT MAP(A=>S1,B=>S3,C=>COUT);END ARCHITECTURE art3;2、原理图如下图所示为：4、系统仿真图为：6、引脚锁定：7、硬件验证：通过输入信号和各种组合，并且控制时间，控制两种输出电平，看相应的二极管是否显示正确.。
三人多数表决电路之欧阳德创编
实验十九三人多数表决电路的设计一、设计目的1、掌握用门电路设计组合逻辑电路的方法。
2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。
3、要求同学们能够根据给定的题目，用几种方法设计电路。
二、设计要求1、用三种方法设计三人多数表决电路。
2、分析各种方法的优点和缺点。
3、思考四人多数表决电路的设计方法。
要求用三种方法设计一个三人多数表决电路。
要求自拟实验步骤，用所给芯片实现电路。
三、参考电路设按键同意灯亮为输入高电平（逻辑为1），否则，不按键同意为输入低电平（逻辑为0）。
输出逻辑为1表示赞成；输出逻辑为0表示表示反对。
根据题意和以上设定，列逻辑状态表如表19-1。
0 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1由逻辑状态表可知，能使输出逻辑为1的只有四项：第4、6、7、8 项。
故，表决器的辑逻表达式应是：从化简后的逻辑表达式可知，前一项括号中表达的是一个异或门关系。
因此，作逻辑图如下。
经常用来设计组合逻辑电路的MSI芯片主要是：译码器和数据选择器。
设计步骤前几步同上，写出的逻辑函数表达式可以不化简，直接用最小项之和的形图19—1 三人表决电路式，然后根据题目要求选择合适的器件，并且画出原理图实现。
四、实验设备与器件本实验的设备和器件如下：实验设备：数字逻辑实验箱，逻辑笔，万用表及工具；实验器件：74LS00、74LS20、74LS138、74LS153等。
五、实验报告要求1、写出具体设计步骤，画出实验线路。
2、根据实验结果分析各种设计方法的优点及使用场合。
实验二十序列脉冲检测器的设计一、设计目的1、学习时序逻辑电路的设计与调试方法。
2、了解序列脉冲发生器和序列脉冲检测器的功能区别及设计方法。
二、设计要求及技术指标1、设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。
2、确定合理的总体方案。
对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较。
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实验十九三人多数表决电路的设计一、设计目的1、掌握用门电路设计组合逻辑电路的方法。
2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。
3、要求同学们能够根据给定的题目，用几种方法设计电路。
二、设计要求1、用三种方法设计三人多数表决电路。
2、分析各种方法的优点和缺点。
3、思考四人多数表决电路的设计方法。
要求用三种方法设计一个三人多数表决电路。
要求自拟实验步骤，用所给芯片实现电路。
三、参考电路设按键同意灯亮为输入高电平（逻辑为1），否则，不按键同意为输入低电平（逻辑为0）。
输出逻辑为1表示赞成；输出逻辑为0表示表示反对。
根据题意和以上设定，列逻辑状态表如表19-1。
4、6、7、8 项。
故，表决器的辑逻表达式应是：从化简后的逻辑表达式可知，前一项括号中表达的是一个异或门关系。
因此，作逻辑图如下。
图19—1 三人表决电路经常用来设计组合逻辑电路的MSI芯片主要是：译码器和数据选择器。
设计步骤前几步同上，写出的逻辑函数表达式可以不化简，直接用最小项之和的形式，然后根据题目要求选择合适的器件，并且画出原理图实现。
四、实验设备与器件本实验的设备和器件如下：实验设备：数字逻辑实验箱，逻辑笔，万用表及工具；实验器件：74LS00、74LS20、74LS138、74LS153等。
五、实验报告要求1、写出具体设计步骤，画出实验线路。
2、根据实验结果分析各种设计方法的优点及使用场合。
实验二十序列脉冲检测器的设计一、设计目的1、学习时序逻辑电路的设计与调试方法。
2、了解序列脉冲发生器和序列脉冲检测器的功能区别及设计方法。
二、设计要求及技术指标1、设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。
2、确定合理的总体方案。
对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较。
自拟设计步骤，写出设计过程，选择合适的芯片，完成画出电路图。
3、组成系统。
在一定幅面的图纸上合理布局，通常是按信号的流向，采用左进右出的规律摆放各电路，并标出必要的说明。
注意：还需设计一个序列脉冲产生器，作为序列脉冲检测器的输入信号。
4、用示波器观察实验中各点电路波形，并与理论值相比较，分析实验结论。
三、设计说明与提示 图20-1串行输入序列脉冲检测器原理框图。
它的功能是：对输入信号X 逐位进行检测，若输入序列中出现“110”，当最后的“0”在输入端出现时，输出Z 为“1”；若随后的输出信号序列仍为“110”，则输出端Z 仍为“1”。
其他情况下，输出端Z 为“0”。
其输入输出关系如下： 时钟CP输入X 01101110输出Z 00010001调试要点：1、分块调试，即先调试出序列脉冲产生器的电路，再调试序列脉冲检测器的电路。
2、序列脉冲产生器和序列脉冲检测器应保证同步。
脉冲发生器电路的形式很多，为使电路简单化，可以用十进制计数器的最高位作为输出。
四、实验设备与器件 本实验的设备和器件如下：实验设备：数字逻辑实验箱、双踪示波器、逻辑笔，万用表及工具； 实验器件：74LS00、74LS112、74LS290、555定时器和电阻电容若干。
四、设计报告要求1、画出总体原理图及总电路框图。
2、单元电路分析。
3、测试结果及调试过程中所遇到的故障分析。
实验十一 多路智力抢答装置CP图20-1 串行输入序列脉冲检测器原理框图一、实验目的1、学习数字电路中D触发器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的综合运用。
2、熟悉多路智力抢答装置的工作原理。
3、了解简单数字系统实验、调试及故障排除方法。
二、实验原理图11-1为供四人用的智力抢答装置线路，用以判断抢答优先权。
图11-1智力抢答装置原理图图中F1为四D触发器74LS175，它具有公共置0端和公共CP端,引脚排列见附录；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢答电路中的CP时钟脉冲源，抢答开始时，由主持人清除信号，按下复位开关S，74LS175的输出Q1～Q4全为0，所有发光二极管LED均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出信号锁住其余三个抢答者的电路，不再接受其它信号，直到主持人再次清除信号为止。
三、实验设备与器件1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、双踪示波器；5、数字频率计；6、直流数字电压表；7、74LS175、74LS20、74LS74和74LS00。
四、实验内容与步骤1、测试各触发器及各逻辑门的逻辑功能。
2、图11-1接线，抢答器五个开关接实验装置上的逻辑开关、发光二极管接逻辑电平显示器。
3、断开抢答器电路中CP脉冲源电路，单独对多谐振荡器F3及分频器F4进行调试，调整多谐振荡器10K电位器，使其输出脉冲频率约4KHz，观察F3及F4输出波形及测试其频率。
4、试抢答器电路功能接通+5电源，CP端接实验装置上连续脉冲源，取重复频率约1KHz。
（1）抢答开始前，开关K1、K2、K3、K4均置“0”，准备抢答，将开关S置“0”，发光二极管全熄灭，再将S置“1”。
抢答开始，K1、K2、K3、，K4某一开关置“1”，观察发光二极管的亮、灭情况，然后再将其它三个开关中任一个置“1”，观察发光二极的亮、灭有否改变。
（2）重复（1）的内容，改变K1、K2、K3、K4任一个开关状态，观察抢答器的工作情况。
（3）整体测试断开实验装置上的连续脉冲源，接入F3及F4，再进行实验。
五、实验预习要求若在图11-1电路中加一个计时功能，要求计时电路显示时间精确到秒，最多限制为2分钟，一旦超出限时，则取消抢答权，电路如何改进。
六、实验报告1、分析智力抢答装置各部分功能及工作原理。
2、总结数字系统的设计、调试方法。
3、分析实验中出现的故障及解决办法。
实验十二数字电子秒表一、实验目的1、学习数字电路中JK触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
2、学习电子秒表的调试方法。
二、实验原理图12-1为电子秒表的电原理图。
按功能分成三个单元电路进行分析。
1、控制电路图12-1中单元Ⅰ为用集成JK触发器组成的控制电路为三进制计数器，图12-2为三进制计数器的状态转换图。
其中00状态为电子秒表保持状态, 01状态为电子秒表清零状态, 10状态为电子秒表计数状态。
JK触发器在电子秒表中的职能是为计数器提供清零信号和计数信号。
注意：调试的时候先对JK触发器清零。
2、时钟发生器图12-1 电子秒表原理图图12-1中单元Ⅱ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。
调节电位器 R W，使在输出端3获得频率为50H Z的矩形波信号，当JK触发器Q2＝1时，门5开启，此时50H Z脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP2 。
图12-2 JK触发器组成的三进制状态转4、计数及译码显示二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图12-1中单元Ⅲ所示。
其中计数器①接成五进制形式，对频率为50H Z的时钟脉冲进行五分频，在输出端Q3取得周期为的矩形脉冲，作为计数器②的时钟输入。
计数器②及计数器③接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示～秒；1～秒计时。
注：集成异步计数器74LS9074LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。
图12-3为74LS90引脚排列，表12-1为功能表。
表12-1通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。
其具体功能详述如下：(1) 计数脉冲从CP1输入，Q0作为输出端，为二进制计数器。
(2) 计数脉冲从CP2输入，Q3Q2Q1作为输出端，为异步五进制加法计数器。
(3) 若将CP2和Q0相连，计数脉冲由CP1输入，Q3、Q2、Q1、Q0作为输出端，则构成异步8421码十进制加法计数器。
(4) 若将CP1与Q3相连，计数脉冲由CP2输入，Q0、Q3、Q2、Q1作为输出端，则构成异步二五混合进制计数器。
(5) 清零、置9功能。
1）异步清零当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即Q3Q2Q1Q0＝0000。
2）置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即Q3Q2Q1Q0＝1001。
三、实验设备1、＋5V直流电源；2、双踪示波器；3、直流数字电压表；4、数字频率计；5、单次脉冲源；6、连续脉冲源；7、逻辑电平开关； 8、逻辑电平显示器；9、译码显示器；10、74LS00×2、555×1、74LS90×3和74LS112、电位器、电阻和电容若干。
四、实验内容与步骤由于实验电路中使用器件较多，实验前必须合理安排各器件在实验装置上的位置，使电路逻辑清楚，接线较短。
实验时，应按照实验任务的次序，将各单元电路逐个进行接线和调试，即分别测试基本RS触发器、单稳态触发器、时钟发生器及计数器的逻辑功能，待各单元电路工作正常后，再将有关电路逐级连接起来进行测试……，直到测试电子秒表整个电路的功能。
这样的测试方法有利于检查和排除故障，保证实验顺利进行。
1、控制电路（JK触发器）的测试测试方法为:加三个单脉冲,看是否完成类似图12-2的三个有效状态的一次循环。
2、时钟发生器的测试测试方法参考实验十五，用示波器观察输出电压波形并测量其频率，调节R W，使输出矩形波频率为50Hz3、计数器的测试(1) 计数器①接成五进制形式，R O(1)、R O(2)、S9(1)、S9(2)接逻辑开关输出插口，CP2接单次脉冲源,CP1接高电平“1”，Q3～Q0接实验设备上译码显示输入端D、C、B、A,按表12-1测试其逻辑功能，记录之。
(2) 计数器②及计数器③接成8421码十进制形式，同内容（1）进行逻辑功能测试。
记录之。
(3) 将计数器①、②、③级连，进行逻辑功能测试。
记录之。
4、电子秒表的整体测试各单元电路测试正常后，按图12-1把几个单元电路连接起来，进行电子秒表的总体测试。
加三个单脉冲,观察是否工作在三个有效循环状态（清零、计数、停止）。
注意：三个有效循环状态的顺序不能错。
5、电子秒表准确度的测试利用电子钟或手表的秒计时对电子秒表进行校准。
五、预习报告1、复习数字电路中JK触发器，时钟发生器及计数器等部分内容。
2、除了本实验中所采用的时钟源外，选用另外两种不同类型的时钟源，可供本实验用。