锁相环配置时钟

锁相环配置时钟
锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到。

下面记一下怎样配置锁相环来设定想要的系统时钟。

锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP都属于系统时钟与复位CRG中的模块，固前面用到的寄存器，这里有些会再用到。

在程序中配置锁相环的步骤如下：
第一、禁止总中断；
第二、寄存器CLKSEL的第七位置0，即CLKSEL_PLLSEL=0。

选择时钟源为外部晶振OSCCLK，在PLL程序执行前，内部总线频率为OSCCLK/2。

CLKSEL_PLLSEL=0时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2（OSCCLK为外部晶振频率）。

CLKSEL_PLLSEL=1时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。

第三、禁止锁相环PLL，即PLLCTL_PLLON=0。

当PLLCTL_PLLON=0时，关闭PLL电路。

当PLLCTL_PLLON=1时，打开PLL电路。

第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。

SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：
PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)
其中，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV 分别为寄存器SYNR、REFDV中的值。

这两个寄存器只有在PLLSEL=0时才能
够写入（这里就是第二步的设置原因所在了）。

第五、打开PLL，即PLLCTL_PLLON=1。

第六、CRGFLG_LOCK位，确定PLL是否稳定。

当锁相环PLL电路输出的频率达到目标频率的足够小的误差范围内时，LOCK位置1，此时说明PLLCLK已经稳定，可以作为系统的时钟了。

该位在正常情况下为只读位。

第七、PLLCLK稳定后，允许锁相环时钟源PLLCLK为系统提供时钟，即CLKSEL_PLLSEL=1。

到这里，锁相环的设置就完毕了。