数字时钟的VHDL设计

数字系统设计与硬件描述语言

期末考试作业

题目：数字时钟的VHＤL设计学院:信息学院

专业：物联网工程

学号:30112０４2８6

姓名：赵洋

2013-11-06

一、选题设计描述

1.功能介绍

设计一台能显示时、分、秒的数字钟。

由时钟信号经分频产生秒脉冲；

计时计数器用24进制计时电路；

可手动校时，能分别进行时、分的校正;

具有整点报时功能。

2.算法简介

设计原理

图１数字钟的系统框图

该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。振荡器和分频器产生整个系统的时基信号,它直接决定计时系统的精度。“秒计数器”采用六十进制计数器,每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数器”进位;“时计数器”采用二十四进制计数器,按照“２４翻1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。

设计过程

1．设计思路

时钟脉冲信号作为数字钟的时间基准,再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器是计满2４后，系统自动复位重新开始计数。计数器的输出经译码电路后送到显示器显示。可以用校时电路进行校时。

2.数字钟的设计方案

数字钟的设计包括编码模块、分频模块、秒计时模块、分计时模块、小时计时模块和报时模块。该数字钟可以实现3个功能：计时功能、报时功能和设置时间功能。2．1. 编码模块

编码模块主要是对时（sethoｕr)、分(ｓeｔmin）、秒（setsec)的设置输入。

2.2. 分频模块

在数字钟的设计中,外部输入时钟信号clk1的频率为８hｚ，其分频后的频率为clk,使其分频结果为１ｈz，用来提供给秒计时模块、分计时模块、小时计时模块。

2.3. 秒计时模块

将“秒计时脉冲”clk接信号源单元的1HZ脉冲信号,此时秒显示将从0０计时到５9,然后回到00,重新计时。在秒位进行计时的过程中。

秒计时器是由一个６0进制的计数器构成的,具有置数和计数功能。其中ｒｓt为置数信号，当rst为1时，秒计时器置数。ｃｌk为驱动秒计时器的时钟，sec１、sec０为秒计时器的高位和低位输出。

2.４．分计时模块

分计时电路:将“分计时脉冲”cｌｋ接信号源单元的1HZ脉冲信号，此时分显示将从0０计时到５9，然后回到0０,重新计时。在分位进行计时的过程中。分计时器是由一个60进制的计数器构成的,具有置数和计数功能。其中rst为置数信号，当rsｔ为1时，分计时器置数。ｍiｎ1、min0为分计时器的高位和低位输出。

２.5．小时计时模块

将“小时计时脉冲”clk接信号源单元的1ＨZ脉冲信号，此时小时显示将从00计时到24，然后回到０0,重新计时。

时计时器是由一个2４进制的计数器构成的，具有置数和计数功能。其中的rst为置数信号，当ｒst为1时,时计时器置数。hｒ1、hr0为时计时器的高位和低位输出。

3.２.6，报时模块

当分位到59时，秒位计到51秒、53秒、55秒、５7秒、５9秒时报时一次，而后小时位加1。

二、程序源代码及说明

源程序

数字钟整体程序

整个程序分为五个部分,分别为分频部分、校时部分、秒部分、分部分、小时部分。

VＨDL程序如下:

library ＩEEE;

use IEＥE．STD_ＬOＧIC＿1164.AＬL;

ｕsｅ IＥEE.ＳTD_LＯＧＩC_ARITＨ.AＬＬ；

use IEEE．STD＿LOGIC＿ＵＮＳIGNED.ALL;

eｎtity cloｃk_２４ is

Poｒt (

cｌｋ1 : iｎ STD_ＬOGＩC;--时钟

ﻩrstﻩ：ｉn STD_LＯGIC；－－复位,高有效

ﻩｓｅthr : in SＴD_ＬOＧIC;－-小时设置,增加1ﻩ

ﻩsetmｉｎ: in STＤ_LOGＩC;--分钟设置

setsecﻩ：in SＴD_LOGIＣ;-－秒设置

ﻩhr0 ﻩ: oｕt STD_LOGIC_ＶECTOＲ(3 downtｏ 0);--小时个位

ｈr1 : ouｔＳTD＿LＯＧIＣ_VECＴOＲ（３ downｔo ０);－－小时十位

mｉｎ0 : ouｔSTD＿LOGIC＿ＶＥCTＯR(3 downto 0）；-－分钟个位

miｎ１ﻩ: ｏut STＤ＿LOGＩC_VＥCTOR（3 downｔｏ 0)；--分钟十位

ﻩsec0 : out SＴD_LＯＧＩＣ_VＥCTOR(３ｄownｔｏ 0);－－秒个位ｓec１: ouｔSTD＿LOＧIC_VECTOR(3 dｏwnto ０);--秒十位

ﻩspeakﻩ: ouｔ SＴD_LOGIC--报时输出

)；

end ｃlｏck_２4;

aｒcｈitｅｃturｅｒｔｌｏf clock＿24 is

signａl ｃo＿ｓec0: STD_LOＧIC;--秒个位计数溢出标示

signal ｃo_sｅc１: STＤ_LOGIC;

signａl co_min0: STD_LOＧIC;

siｇnal co_ｍin1： STD_LＯGＩC;

ｓignal cｏ_hr0: ＳTD_LＯGＩC;

siｇnaｌ cnｔ_sｅc0: ＳＴD_ＬＯGIＣ_ＶECTOＲ(3 ｄownｔo 0);-－秒个位计数器sｉgnａl cnt_seｃ１: STＤ_LOGIC＿ＶEＣＴOR(3 doｗnｔo 0）;

sigｎａl cnｔ_mｉn0: STＤ_ＬOGIC＿ＶECＴOR(3 dｏｗntｏ 0）；

sigｎaｌcnｔ_ｍiｎ１: STＤ＿LＯGIＣ_VＥCTＯR(3 downto 0);

signal ｃnt＿hr0： STD_LOGIC_VＥＣTOR(３ doｗnto 0）;

ｓigｎal cnｔ_hr１: STＤ_LOGIＣ_VＥCTＯR（3 doｗnｔo 0);

siｇｎal ｓtａte_ｈｏur：ＳTD_LOGIＣ_ＶECTOR(１ downtｏ 0);--小时个位当前状态,当state_ｈour="00","01"时,cnt_ｈr0计数从0到9,当stａｔe_hｏuｒ＝"10"时,ｃnt_hr0计算从0到３.

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