算术逻辑单元的线路实现

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串行进位
全加器有三个输入:本位加数 、 和低位来的进位 全加器有三个输入:本位加数Xi、Yi和低位来的进位 Ci。两个输出:本位和 、向高位的进位 。两个输出:本位和Zi、向高位的进位Ci+1. 并行加法器由N位全加器组成 实现N位数的相加 位全加器组成, 位数的相加。 并行加法器由 位全加器组成,实现 位数的相加。 由于每位和Zi及向高一位的进位 及向高一位的进位Ci+1直接依赖于前一 由于每位和 及向高一位的进位 直接依赖于前一 级的进位Ci,因此即使N位加数同时出现 位加数同时出现, 级的进位 ,因此即使 位加数同时出现,但各位和 不能同时得到,故称串行进位(或行波进位)。如图: )。如图 不能同时得到,故称串行进位(或行波进位)。如图:
4.1算术逻辑运算单元的线路实现 算术逻辑运算单元的线路实现
算术逻辑单元式计算机运算器的核心部件, 算术逻辑单元式计算机运算器的核心部件,从功能 的角度看,它要完成对数值数据的算术运算功能, 的角度看,它要完成对数值数据的算术运算功能, 给出运算结果的数值和结果的特征信息, 给出运算结果的数值和结果的特征信息,还要完 成对逻辑数据的逻辑运算功能。 成对逻辑数据的逻辑运算功能。本节从实现的角 度看是用什么电路来执行上述的运算功能。 度看是用什么电路来执行上述的运算功能。 首先通过加法器下路设计来讲解。 首先通过加法器下路设计来讲解。
Gi+3*
pi+3*
每4位二进制为一组,后三组进 位二进制为一组, 位二进制为一组 位C8,C12,C16在求得第一组的 G3*,P3*后即可并行计算获得
C12= G11*+P11*C8 = G11*+P11*G7*+P11*P7*G3*+P11*P7*G3*C0 C16= G15*+P15*C12 = G15*+P15*G11*+P15*P11*G7*+ P15*P11*P7*G3*+ P15*P11*P7*P3*C0
Ci+1=XiYi+(Xi+Yi)Ci 设Gi=XiYi,Pi=Xi+Yi,则
进位只与P、 和 进位只与 、G和 Ci有关 有关
Ci+1=Gi+PiCi Ci+2=Gi+1+Pi+1Ci+1=Gi+1+Pi+1Gi+Pi+1PiCi Ci+3=Gi+2+Pi+2Ci+2 =Gi+2+Pi+2Gi+1+Pi+2Pi+1Gi+Pi+2Pi+1PiCi Ci+4=Gi+3+Pi+3Ci+3 =Gi+3+Pi+3Gi+2+Pi+3Pi+2Gi+1+Pi+3Pi+2Pi+1Gi+Pi+3Pi+2Pi+1PiCi
Pi+3 Pi
≥1
Gi+2
P来自百度文库+2
Gi+1
Pi+1
Gi Pi
Xi
Yi
并行进位(片间) 并行进位(片间)
Ci+4 =Gi+3+Pi+3Gi+2+Pi+3Pi+2Gi+1+Pi+3Pi+2Pi+1Gi+Pi+3Pi+2Pi+1PiGi =Gi+3*+Pi+3*Gi C4= G3*+P3*C0 C8= G7*+P7*C4 =G7*+P7*G3*+P7*P3*C0
加法器的设计思路
1写出加法器的逻辑功能真值表 写出加法器的逻辑功能真值表 2由真值表推导出对应的逻辑表达式 由真值表推导出对应的逻辑表达式 3对逻辑表达式进行优化,选用基本逻辑门电路实 对逻辑表达式进行优化, 对逻辑表达式进行优化 现
如果想把逻辑运算比如把and or 加入进去需要增 如果想把逻辑运算比如把 加电路使用多路选择器
两个4位二进制数相加产生进位 两个 4位并行进位(片内) 位二进制数相加产生进位 4 位并行进位(片内) 位二进制数相加产生进位C 位并行进位
Gi+3 * ≥1 & & Pi+3 * ≥1 & Ci+4 ≥1 & Ci+3 ≥1 & Ci+2 ≥1 & Ci Ci+1
Gi+3 Gi & Xi Yi
计算机的运算器部件 运算器是计算机的5大功能部件之一, 运算器是计算机的 大功能部件之一,主要承担对 大功能部件之一 数据的暂存、运算处理功能, 数据的暂存、运算处理功能,
定点运算器的组成与结构
运算器的核心部件是算术逻辑单元ALU,此外还 , 运算器的核心部件是算术逻辑单元 包括存放数据的寄存器、 包括存放数据的寄存器、传送数据的内部总线以 及进行数据选择的多路选择器。 及进行数据选择的多路选择器。
Zn-1 Cn Xn-1 Cn-1 Yn-1 …… C2 X1 Y1 Z1 C1 X0 Y0 Z0 C0
并行进位
为了提高并行加法器的运算速度,希望加快进位的产生和传递。 为了提高并行加法器的运算速度,希望加快进位的产生和传递。 全加器的和及进位的逻辑表达式: 全加器的和及进位的逻辑表达式: Zi=Xi⊕Yi⊕Ci
运算器组成示意
送出结果
数据运算线路 组合逻辑) (组合逻辑) 控制信号
数据暂存线路 时序逻辑) (时序逻辑)
输入数据
一个运算周期中各操作的时间段关系
一个运算周期
控 制 信 号 的 建 立 时 间
寄存 器内 容送 出时 间
运算器执 行时间
结 果 到 寄 存 器 输 入 端 时 间
寄 存 器 接 收 结 果 时 间
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