VLSI课内实验——RTL级并行前缀加法器设计

VLSI课内实验

RTL级并行前缀加法器设计

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RTL 级并行前缀加法器设计

一、加法器简介 算术逻辑部件主要处理算术运算指令和逻辑运算指令，它的核心单元是加法器。这个加法器是影响算术逻辑部件整体性能的关键部分，因为几乎所有的算术运算和逻辑运算，都要通过它来完成。

加法器结构包括串行进位加法器(Carry Ripple Adder ，CRA)、进位跳跃加法器(Cany Skip Adder ，CKA)，以及较高速度的进位选择加法器(carry select Adder ，CSA)、超前进位加法器(Carry Look ahead Adder ，CLA)和并行前缀加法器(Parallel Prefix Adder)等。

除上述五种加法器结构外，还有采取多加法器并联的流水线加法器和专用的加法器，如支持向量的快速加法器等等，本设计主要是用VHDL 描述一个RTL 级并行前缀加法器。

二、原理及设计思路

并行前缀加法器是超前进位的一种改进结构，它将n 位加法器的进位传播信号层次化地分解为m 位子组合，并将进位产生和进位传播组织成递归的树型结构。并行前缀加法器使用一种特殊的方式产生各位的进位输出，这种方式称为“前缀运算(Prefix Compution)”。所有进位产生和传播信号并行地通过前缀运算单元进行运算，同时输出进位信号。各个前缀运算单元通过递归的方式连接起来，即可形成整个加法器。

对于并行前缀加法器，有以下定义：

两个操作数：110......A -=n i a a a a ，110......B -=n j b b b b 。其中1,0-<

这两个操作很好理解：不计进位输入，当a i ，b i 同时为1时，g i 为1，此时会产生进位；如果有进位输入，则a i ，b i 有一个为1的时候就会产生进位。

由此定义前缀操作“˙”：

令),(·),(),(1100p g p g p g out out =，则⎩⎨⎧⨯=⨯+=0101)(p p p p p g g out

i out 定义前缀操作后，不难发现，前缀只涉及到操作数固定的两对位，而不是整个操作数，这样就可以将每个进位简单的以某系位表示，而不用整个操作数。虽然从上面看前缀加法器做成一个级联进位加法器更容易，但是由于定义的前缀运算具有结合律，幂等性等优秀性质，所以可将以上串行加法操作转换成并行加法操作。其中，结合律允许前缀等式中的每一个子项进行预计算，这也就意味着上面提到的串行计算可以被分解为多个并行计算的过程。同时，幂等律允许这些并行计算的子项相互之间可以重叠，这样就使并行计算具有很大的灵活性，从而达到快速做加法运算的目的。

三、实现方案

目前，通常使用的有基于KS树，LF树和BK树三种结构，如图1~3所示。

图1 基于KS树的加法器结构

图2 基于LF树的加法器结构

图3 基于BK树的加法器结构

在以上三种树结构中，KS树与BK树每个节点最多只有一个输出项，因而加法器扇出最小，LF可能同时又四个分支，所以总扇出最大；LF树有最小的逻辑深度，KS树的逻辑深度其次，BK树逻辑深度最大。

综合上述考虑，本设计重点是如何设计出一种更快的加法器来替代逐级进位加法器，故采用LF树结构来设计加法器。

四、设计结果

用QuartusII软件编写VHDL，其仿真波形如图4所示。

图4 QuartusII的LF并行前缀加法器仿真结果

五、结论

对于N位加法运算，并行前缀加法器最少只需logN步就可完成进位的运算，因此也称为“对数超前进位加法器”。并行前缀加法器的运算速度是各种加法器结构中最快的，同时，它由许多相同的前缀运算单元组成，结构规整，容易实现。由于这些优点，并行前缀加法器成为当前最常用的高速加法器结构。

可以看出，串行进位加法器速度最慢，面积最小；进位跳跃加法器速度有很大提高，而面积只有较小的增加；进位选择加法器和超前进位加法器的速度相差不大，都能达到较快的速度，但超前进位加法器的面积比进位选择加法器大出10倍以上。因此单一的超前进位加法器在位数较大时很不实用，性价比很低，必须与其它结构进行组合；并行前缀加法器速度最快，是进位选择加法器的1.5倍，而其面积却相对增长较少，比进位选择加法器略高，只有超前进位加法器的14%左右。分析结果表明，并行前缀加法器具有速度和面积两方面的优势，是设计时首选的结构。由于并行前缀加法器优秀的性能特性和较小的面积代价，因此得到了广泛的应用。

附：源代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity adder is

port(a :in std_logic_vector(7 downto 0);

b :in std_logic_vector(7 downto 0); ci :in std_logic;

clk:in std_logic;

s :out std_logic_vector(7 downto 0); co :out std_logic);

end entity;

architecture behav of adder is

signal g:std_logic_vector(7 downto 0); signal p:std_logic_vector(7 downto 0); signal c:std_logic_vector(7 downto 0); begin

process(clk)

begin

g(7) <= a(7) and b(7);