《超大规模集成电路设计导论》第8章：全定制设计方法
集成电路CAD.ppt
23
全定制设计方法
（5）集成电路的封装 集成电路的封装又称集成电路的后道工艺。 PLCC DIP BGA
24
全定制设计方法
（6）集成电路的测试和分析 在集成电路制造圆片阶段的测试称为中测（中
间测试），电路封装好以后的测试称为成测 （成品测试）。 测试技术对于集成电路很重要，它直接关系到 产品的成本和可靠性。
微电子学是以实现电路和系统的集成为目的的， 故实用性极强。微电子学中所实现的电路和系 统又称为集成电路和集成系统，是微小型化的； 在微电子学中的空间尺度通常是以微米、纳米 为单位的。
10
IC分类
按电路功能来分 模拟、数字、数模混合
按电路结构 半导体集成电路 混合集成电路（薄膜IC，厚膜IC等）
微电子学是一门综合性很强的边缘学科，其中 包括了半导体器件物理、集成电路工艺和集成 电路及系统设计、测试等多方面的内容；涉及 了固体物理学、量子力学、热力学与统计物理 学、材料科学、电子线路、信号处理、计算机 辅助设计、测试与加工、图论、化学等多个领 域。
9
微电子学的特点
微电子学是研究在固体（主要是半导体）材料 上构成的微小型化电路、子系统及系统的电子 学分支
20
版图生成后，必须用EDA工具进行版图检查和 验证，满足要求后方完成版图设计。
版图检查和验证主要包括对版图进行几何设计 规则检查DRC （Design Rule Check）、电学 规则检查ERC（Electrical Rule Check）、版 图与原理图一致性检查LVS（Layout Versus Schematic）
当逻辑与电路设计完成后，便可进行版图设计
19
全定制设计方法
超大规模集成电路设计导论考试题及答案
1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？答：（1）热氧化工艺：包括干氧化法和湿氧化法；（2）扩散工艺：包括扩散法和离子注入法；（3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD 法；物理淀积方法：1 溅射法；2 真空蒸发法（4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影；6 后烘干；7 腐蚀；8 去胶。
2、简述光刻工艺过程及作用。
答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀；（2）预烘干：以便除去光刻胶中的溶剂；（3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准；（4）曝光：使光刻胶获得与掩模图形相同的感光图片；（5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉；（6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性；（7）腐蚀：以复制在光刻胶上图形作为掩膜，对下层材料进行腐蚀，将图形复制到下层材料中；（8）去胶：除去光刻胶。
3、说明MOS晶体管的工作原理答：MOS晶体管有四种工作状态：（1）截止状态：即源漏之间不加电压时，沟道各电场强度相等，沟道厚度均匀，S、D之间没有电流I ds=0；（2）线性工作状态：漏源之间加电压Vds时，漏端接正，源端接负，沟道厚度不再均匀，在D端电位升为V d，栅漏极电位差为Vgs-Vtn，电场强度变弱，反型层变薄，并在沟道上产生由D到S的电场E ds，使得多数载流子由S端流向D端形成电流I ds，它与V ds变化呈线性关系：I ds=βn[(V gs-V tn)-V ds/2]V ds（3）饱和工作状态：Vs继续增大到V gs-V tn时，D端栅极与衬底不足以形成反型层，出现沟道夹断，电子运动到夹断点V gs-V ds=V tn时，便进入耗尽区，在漂移作用下，电子被漏极高电位吸引过去，便形成饱和电流，沟道夹断后，（V gs-V tn）不变，I ds 也不变，即MOS工作进入饱和状态，I ds=V gs-V tn/R c（4）击穿状态：当Vds增加到一定极限时，由于电压过高，晶体管D端得PN结发生雪崩击穿，电流急剧增加，晶体管不能正常工作。
超大规模集成电路设计导论(VLSI)总复习(全英)
VLSI复习题型：缩写5题10分简答12题60分计算3题30分Chapter 011.How to evaluate performance•Cost•Reliability•Speed (delay, operating frequency)•Power dissipation2.Regenerative property3.Delay :Chapter 021.Inverter layout2.Photolithography process1)Oxidation layering(氧化层)2)Pthotoresist coating（涂光刻胶）3)Stepper exposure（光刻机曝光）4)Photoresist development and bake(光刻胶的显影和烘干)5)Acid etching（酸刻蚀）6)Spin, rinse, and dry（旋转，清洗和干燥）7)Various process steps：Ion implantation（离子注入）Plasma etching（等离子刻蚀）Metal deposition（金属沉淀）8)Photoresist removal( or ashing) 去除光刻胶（即“沙洗”）Chapter 031.Linear/ Saturation mode2.Long channel vs short channel3.Capacitances= structure capacitances+channel capacitances+MOS diffusion capacitances4.Resistance=MOS sructure resistance+source and drain resistance+cantact resistance+wiringresistanceWith silicidation R方块ˆ is reduced to the range 1 to 4 Ω/方块（source and drain resistance）Chapter 041.C wire = C pp + C fringe + C interwire2.Dealing with resistance:1)Use better interconnect materials2)More interconnect layers3.RC Mode•Lumped RC model–total wire resistance is lumped into a single R and total capacitance into a single C–good for short wires; pessimistic and inaccurate for long wires•Distributed RC model–circuit parasitics are distributed along the length, L, of the wire4.DelayDelay of a wire is a quadratic function of its length, LThe delay is 1/2 of that predicted (by the lumped model)5.Reflection coefficient【画传输图（or 波形），计算题】Chapter 051.V M∝(W/L)p/(W/L)nIncreasing the width of the PMOS moves V M towards V DD,‰Increasing the width of theNMOS moves V M towards GND.2.Delay3.Power in CMOS1.Dynamic power consumption: charging and discharging capacitors;Not a function of transistor sizes;Need to reduce C L,Vdd,and f to reduce power.2.Short circuit currents: short circuit path supply rails during switching;Keep the input and output rise/fall times the same;If Vdd<Vtn+|Vtp|,then short-circuit power can be eliminated.3.Leakage: leaking diodes and transistors4.Technology scaling modelsFull scalingFixed voltage scalingGeneral scalingChapter 061.Static CMOS- output connected to either Vdd or GND via a low-resistance path⏹High noise margins⏹Low output impedance, high input impedance⏹No steady state path between Vdd and GND⏹Delay is a function of load capacitance and transistor resistanceDynamic CMOS--relies on temporary storage of signal values on capacitance of high-impedance circuit nodes.⏹Simpler, faster gates⏹Increased sensitivity to noise2.Static vs dynamic circuit⏹In static circuit at every point in time (except when switching) the output is connectedto either GND or V DD via a low resistance path.--fan-in of N requires 2N devices⏹Dynamic circuits rely on the temporary storage of signal values on the capacitance ofhigh impedance nodes--requires only N+2 transistors--takes a sequence of precharge and conditional evaluation phases to realize logicfunctions.●conditions on output1) once the optput of a dynamic gate is discharged, it cannot be charged again until thenext precharge opreation.2) Inputs to the gate can make at most one transition during evaluation.3) Output can be in the high impedance state during and after evaluation(PDN off), stateis stored in C L.●Properties of Dynamic Gates1)Logic function is implemented by the PDN only–number of transistors is N + 2 (versus 2N for static complementary CMOS)–should be smaller in area than static complementary CMOS2)Full swing outputs (VOL = GND and VOH = VDD)3)Nonratioed--sizing of the devices is not important for proper functioning (only for performance)4) Faster switching speeds5) Power dissipation should be better- consumes only dynamic power –no short circuit power consumption since the pull- up path is not on when evaluating-lower C L--both C int(since there are fewer transistors connected to the drain outpu t) and C ext(since there the output load is one per connectedgate, not two) -by construction can have at most one transition per cycle – no glitching6) Needs a percharge clockbinational vs Sequential logic4.Why PMOS in PUN and NMOS in PDN?Threshold drops5.Ratioed logic: Pseudo-NMOS→Small area and load, but static power dissipationChapter 07tch vs Register⏹Latch: level sensitive----As for positive: passes inputs to Q when the clock is high----transparent mode;When clock is low----hold mode⏹Flip-flop: edge sensitive2.Bistable circuit:The cross coupling of two inverters results in a bistablecircuit (a circuit with two stable states)⏹Have to be able to change the stored value by making A (or B) temporarily unstable byincreasing the loop gain to a value larger than 1Done by applying a trigger pulse at Vi1 or Vi2the width of the trigger pulse need be only a little larger than the total propagation delayaround the loop circuit (twice the delay of an inverter)⏹Two approaches used1.cutting the feedback loop (mux based latch)2.overpowering the feedback loop (as used in SRAMs)3.MS ET timing properties⏹Set-up time: time before rising edge of clk that D must be valid⏹Propagation delay: time for QM to reach Q⏹Hold time: time D must be stable after rising edge of clk4.Pipelining5.Schmitt Trigger(rise—P; fall—N)Chapter 091.Cross Talk: An unwanted coupling from a neighboring signal wire to a network nodeintroduces an interference that is generally called cross talk.2.Dealing with Capacitive Cross Talk•Avoid floating nodes•Protect sensitive nodes•Make rise and fall times as large as possible•Differential signaling•Do not run wires together for a long distance•Use shielding wires•Use shielding layers3.Cross Talk and Performance: when neighboring lines switch in opposite direction of victimline, delay increases.4.Impact of resistance is commonly seen in power supply distribution:–IR drop–Voltage variationsChapter 101.Clock Nonidealities:⏹Clock skew: Spatial variation in temporally equivalent clock edges;⏹Clock jitter: Temporal variations in consecutive edges of the clock signal⏹Variation of the pulse width2.Clock Uncertainties----Source of clock uncertainty（图形填空）（重点）简答题：•Clock‐Signal Generation (1)•Manufacturing Device Variations (2)•Interconnect Variations (3)•Environmental Variations (4 and 5)•Capacitive Coupling (6 and 7)3.Impact of Positive/Negative Clock Skew and Clock jitter (重点)1.Positive clock skew:Clock and data flow in the same direction2.Negative clock skew: Clock and data flow in opposite directions3.Jitter cause T to vary on a cycle-by-cycle basisCombined impact of skew and jitter:Constraints on the minimum clock period (positive)4.To reduce dynamic power, the clock network must support clock gating (shutting down(disabling the clock ) units)5. Clock distribution techniques--Balanced paths(H-tree network, matched RC trees)--Clock grids: minimize absolute delay6.Matched RC trees, represents a floor plan that distributes the clock signal so that the interconnections carrying the clock signals to the functional subblocks are of equal length.7. 彩图9：The unbalanced load creates a large skew, by careful tuning of the wire width, the load is balanced, minimizing the skew.8. Dealing with Clock Skew and Jitter•To minimize skew, balance clock paths using H-treeor matched-tree clock distribution structures. •If possible, route data and clock in opposite directions;eliminates races at the cost of performance.•The use of gated clocks to help with dynamic power consumption make jitter worse.•Shield clock wires (route power lines –VDD or GND –next to clock lines) to minimize/eliminate coupling with neighboring signal nets.•Use dummy fills to reduce skew by reducing variations in interconnect capacitances dueto interlayer dielectric thickness variations.•Beware of temperature and supply rail variations and their effects on skew and jitter. •Power supply noise fundamentally limits the performance of clock networks.Chapter 111.Full adder(P=A+B)2.Static vs dynamic Manchester Carry ChainStatic dynamic3.Square Root Carry Select Adder (PPT 24)4.Wallace‐Tree Multiplier(PPT 32)5.Logarithmic ShifterChapter 121.Semiconductor Memory Classification2.Bit line & word line3.Memory Timing(DRAM vs SRAM)DRAM: Multiplexde AddressingSRAM: Self-timed Address Switching/Changing 4.MOS OR ROM5. SRAM vs DRAM6. DRAM Timing7. SRAM ATD(Address Transition Detection)Chapter 131.Two Important Test Properties•Controllability ‐measures the ease of bringing anode to a given condition using only the input pins•Observability ‐measures the ease of observing thevalue of a node at the output pins2.Test Approaches•Ad‐hoc testing•Scan based test•Self test3.Scan Register11。
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。
1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。
《超大规模集成电路设计导论》第7章：半定制设计模式.ppt
2019/12/8
21
4输入与门用一个LUT实现的例子
实际逻辑电路
LUT的实现方式
a,b,c,d 输入
逻辑输出
地址
RAM中存储的内容
0000
0
0000
0
0001
0
0001
0
....
0
...
0
1111
1
1111
1
2019/12/8
一般LUT结构
22
由 于 LUT 主 要 适 合 SRAM 工 艺 生 产 ， 所 以 目 前 大 部 分 FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电 后信息就会丢失，一定需要外加一片专用配置芯片， 在上电的时候，由这个专用配置芯片把数据加载到 FPGA中，然后FPGA就可以正常工作，由于配置时间很 短，不会影响系统正常工作。 也有少数FPGA采用反 熔丝或Flash工艺，对这种FPGA，就不需要外加专用 的配置芯片。
2019/12/8
15
• 标准单元模式的优点
o 比门阵列更加灵活的布图方式。 o 可以解决布通率问题，达到100%布通率。 o “标准单元”预先存在单元库中，可以提高布图
效率。 o 标准单元设计模式，由于其自动化程度高、设计
周期短、设计效率高。十分适用于ASIC的设计， 是目前应用最广泛的设计方法之一。
5
• 母片
2019/12/8
6
• 两种基本单元结构
基本单元的高度，宽度都是相等的，并按行排列。
2019/12/8
7
• 单元库中存放的信息
NAND3、电路图、逻辑图 版图：孔、引线 电路参数：扇入、扇出、门延迟时间
2019/12/8
超大规模集成电路设计
PentiumPro
当前：超大规模集成电路(VLSI)时代
为什么采用VLSI：人们对电子系统的需要
★ 功能要求越来越复杂：电路规模 ★ 性能要求越来越优良：速度、功耗 ★ 成本相对来讲最好低一点：尺寸
由于集成电路在电子系统中的核心作用，集成电路在系统功能、 性能和成本中所起的作用是关键性的
集成电路的三个关键特性（功能要求定下来的前提下）
课程参考书
（仅适用于Part 1） 中文版 《现代VLSI设计——系统芯片设计》（原书第三版）
[美]韦恩•沃尔夫 著 科学出版社
该书的前半部分 （Chap1-6）
英文版 Modern VLSI Design: System-on-Chip Design, 3th
by Wayne Wolf
绪 论
1. IC：从设计、制造、封装、测试到芯片产品
IC设计与EDA技术/EDA工具 (1)
• EDA（Electronic Design Automatic，电子设计自动化) 是指以计 算机为工作平台的电子CAD工具软件集 • EDA工具使得设计者的工作仅限于利用软件的方式，就能完成对 系统硬件功能和性能的实现 • 集成电路设计从一开始就依赖于EDA技术及工具，离开EDA技术 集成电路设计将寸步难行。而且随着技术的进步，集成电路的设 计越来越依赖EDA工具
• 数字IC中，数字ASIC与FPGA/CPLD 的区别 – ASIC：需制作掩模
• 设计时间长，硬件不能升级 • 芯片面积小，性能可以得到较好的优化 • 适合芯片需求量大的场合：片量用于平摊昂贵的光罩掩模制版 费，降低单片生产成本
– FPGA/CPLD：可以编程，不需要后端设计/制作掩模
• • • • 开发门槛较低，设计时间较短，可方便和快速地升级优化硬件 芯片面积大，性能不够优化 适合芯片需求量小的场合：不用支付昂贵的光罩掩模制版费 作为数字ASIC设计流程中的必要步骤：ASIC设计中前端设计 的FPGA原型验证（HDL功能验证）
超大规模集成电路
目录摘要 (1)关键词 (1)Abstract (1)Key words (1)1 引言 (1)2 超大规模集成电路的设计要求 (1)3 超大规模集成电路的设计策略 (2)3.1层次性 (2)3.2模块化 (2)3.3规则化 (2)3.4局部化 (2)4 超大规模集成电路的设计方法 (3)4.1 全定制设计方法 (3)4.2 半定制设计方法 (4)4.3 不同设计方法的比较 (5)5 超大规模集成电路的设计步骤 (6)5.1 系统设计 (7)5.2 功能设计 (7)5.3 逻辑设计 (7)5.4 电路设计 (7)5.5 版图设计 (7)5.6 设计验证 (8)5.7 制造 (8)5.8 封装和测试 (8)6 超大规模集成电路的设计流程 (8)6.1 总体的设计流程 (8)6.1.1高层次综合 (8)6.1.2逻辑综合 (8)6.1.3 物理综合 (9)6.2 详细的设计流程 (9)7 超大规模集成电路的验证方法 (9)7.1 动态验证 (9)7.2 静态验证 (9)7.3 物理验证 (9)8 总结 (9)致谢 (10)参考文献 (10)超大规模集成电路网络工程专业学生孙守勇指导教师吴俊华摘要：随着集成电路的高速发展，集成电路的设计显得越来越重要，目前设计能力滞后于制造工艺已成为世界集成电路产业的发展现状之一。
为了明确超大规模集成电路设计的理想方法，首先对超大规模集成电路的设计要求进行了调查，然后对超大规模集成电路的设计策略进行了研究，探讨了超大规模集成电路的不同设计方法，并对不同的设计方法做出了比较，明确了超大规模集成电路的设计步骤及设计流程，最后探讨了超大规模集成电路的验证方法。
关键词：集成电路设计方法步骤Very Large Scale IntegrationStudent Majoring in Network Engineering Sun ShouyongTutor Wu JunhuaAbstract:With the high speed development of integrated circuit, the design of integrated circuit is becoming more and more important. At present, the design capacity behind manufacture technology has become one of the world's integrated circuit industry development current situation. In order to specify the ideal method of VLSI design, first of all, the requirements of VLSI was investigated, then, the design strategy of VLSI is studied. Discuss different methods of VLSI, and made a comparison of different methods. Clear and definite the design steps of very large scale integrated circuit and the design process, finally, discuss the validation method of very large scale integrated circuit.Key words：integrated circuit; design; method; step1引言自从1959年集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展历程，目前已进入超大个规模(VLSI)和甚大规模集成电路(ULSI)阶段，集成电路技术的发展已日臻完善，集成电路芯片的应用也渗透到国民经济的各个部门和科学技术的各个领域之中，对当代经济发展和科技进步起到了不可估计的推动作用。
中大规模集成电路及应用(总结)
中大规模集成电路及应用第一章↗微电子学✍微电子学是研究固体（主要是半导体）材料上构成的微小型化电路、子系统及系统的电子学分支。
✍作为电子学的一门分支学科，主要是研究电子或离子在固体材料中的运动规律及其应用，并利用它实现信号处理功能的学科。
↗集成电路：↗Integrated Circuit，缩写IC✍是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或砷化镓）或陶瓷基片上，作为一个不可分割的整体执行某一特定功能的电路组件。
↗集成电路设计与制造的主要流程框架设计创意+ 仿真验证集成电路芯片设计过程流程图↗摩尔定律✍基于市场竞争，不断提高产品的性能价格比是微电子技术发展的动力。
✍在新技术的推动下，集成电路自发明以来，其集成度每三年提高4倍，而加工特征尺寸缩小倍。
✍是由Intel公司创始人之一Gordon E. Moore博士1965年总结的规律，被称为摩尔定律。
集成电路分类↗集成电路的分类✍按器件结构类型✍按集成电路规模✍按结构形式✍按电路功能✍按应用领域按器件结构类型分类↗双极集成电路：主要由双极晶体管构成(优点是速度高、驱动能力强，缺点是功耗较大、集成度较低)✍NPN型双极集成电路✍PNP型双极集成电路↗金属-氧化物-半导体(MOS)集成电路：主要由MOS晶体管(单极晶体管)构成✍NMOS✍PMOS✍CMOS(互补MOS)↗双极-MOS(BiMOS)集成电路(功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高)：同时包括双极和MOS晶体管的集成电路为BiMOS集成电路，综合了双极和MOS器件两者的优点，但制作工艺复杂按集成电路规模分类↗度：每块集成电路芯片中包含的元器件数目↗小规模集成电路(Small Scale IC，SSI)↗中规模集成电路(Medium Scale IC，MSI)↗大规模集成电路(Large Scale IC，LSI)↗超大规模集成电路(Very Large Scale IC，VLSI)↗特大规模集成电路(Ultra Large Scale IC，ULSI)↗巨大规模集成电路(Gigantic Scale IC，GSI）按结构形式的分类↗单片集成电路：✍它是指电路中所有的元器件都制作在同一块半导体基片上的集成电路✍在半导体集成电路中最常用的半导体材料是硅，除此之外还有GaAs等↗混合集成电路：✍厚膜集成电路✍薄膜集成电路按电路功能分类↗数字集成电路(Digital IC)：它是指处理数字信号的集成电路，即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路↗模拟集成电路(Analog IC)：它是指处理模拟信号(连续变化的信号)的集成电路✍线性集成电路：又叫做放大集成电路，如运算放大器、电压比较器、跟随器等✍非线性集成电路：如振荡器、定时器等电路↗数模混合集成电路(Digital - Analog IC) ：例如数模(D/A)转换器和模数(A/D)转换器等第二章半导体固体材料：超导体: 大于106(Ωcm)-1导 体: 106~104(Ωcm)-1半导体: 104~10-10(Ωcm)-1绝缘体: 小于10-10(Ωcm)-1从导电特性和机制来分：不同电阻特性、不同输运机制1. 半导体的结构原子结合形式：共价键形成的晶体结构： 构 成 一 个正四面体， 具 有 金 刚 石 晶 体 结 构半导体的结合和晶体结构半导体有元素半导体，如：Si 、Ge化合物半导体，如：GaAs 、InP 、ZnS2. 半导体中的载流子：能够导电的自由粒子本征半导体：n=p=ni电子：Electron ，带负电的导电载流子，是价电子脱离原子束缚 后形成的自由电子，对应于导带中占据的电子空穴：Hole ，带正电的导电载流子，是价电子脱离原子束缚 后形成的电子空位，对应于价带中的电子空位4.半导体的掺杂受 主 掺 杂、施 主 掺 杂施主：Donor ，掺入半导体的杂质原子向半导体中提供导电的电子，并成为带正电的离子。
《超大规模集成电路设计导论》第9章：系统封装与测试(1)
3. 可靠性大大提高；
2020/1/24 4. 更多的I/O端；
11
• 二维MCM：所有元件安置在一个平面上。
• 三维MCM：在X-Y平面和Z方向上安置元件，所有元 件以叠层的方式被封装在一起。
• 3-DMCM的特点：
• 重量更轻
• 体积更小
• 更高的组装效率
• 更高的可靠性
• 缩短信号延迟时间
• 降低功耗
• 传统封装是以划片后的单个芯片为加工目标，而 WLP的处理对象为晶圆，直接在晶圆上进行封装和 测试，随后切割成一颗颗己经封装好的的IC，然 后在IC生长金属凸点，用倒装技术粘贴到基板或 玻璃基底上，最后再装配到PCB上。
2020/1/24
8
• 裸芯片技术（COB ）
• COB技术：芯片主体和I/O端子在晶体的上方，在 焊接时将此裸片用导电、导热胶粘接在PCB上，凝 固后用Bonder机将金属丝（Al/Au）在超声、热压 的作用下，分别连接在芯片的I/O端子焊区和PCB 相应的焊盘上，测试合格后，再封上树脂胶。
第九章 系统封装与测试
2020/1/24
1
§1 系统封装
• 半导体器件复杂性和密度的急剧增加推动了 更加先进的VLSI封装和互连方式的开发。 •印刷电路板（printed Circuit Board-PCB） •多芯片模块（Multi-Chip Modules-MCM） •片上系统（System on a Chip-SOC）
• 与其它封装技术相比，COB技术有以下优点：价 格低廉、节约空间、工艺成熟。
• 缺点：另配焊接机和封装机、封装速度慢、PCB贴 片对环境要求更为严格、无法维修。
2020/1/24
9
• Flip chip技术：又称为倒装片，与COB相比，
EDA重点
EDA重点（填空题、解答题、论述题、程序题）以下内容完全根据老师给的重点总结得到，如有不周，敬请谅解第一章VLSI概述1、微电子专业词汇IC（Integrated Circuit）: 集成电路VLSI （Very Large Scale Integration）：超大规模集成电路VDSM（Very Deep Sub-Micron）: 超深亚微米(<=0.25um)ASIC（Application Specific Integrated Circuit）: 专用集成电路ASSP（Application Specific Standard Products）: 专用标准产品EDA（Electronic Design Automation）：电子设计自化ESDA（Electronic System Design Automation）: 电子系统设计自动化技术IP（Intellectual Property）：指知识产权、著作权SOC（System on a chip）: 片上系统（基于IP的半定制设计方法）PGA(Pin Grid Array) ：阵栅(网格）阵列BGA（Ball Grid Array）: 球栅(网格）阵列EDIF（Electronic Design Interchange Format）：电子设计网表格式NRE（Non-Recurring Engineering）：非重复性工程成本或一次性工程成本GA（Gate Array）: 门阵列P&R（Place and Route）: 布局布线LVDS（Low power differential signaling）：低电压差分信号ESD（Electro-Static discharge）：静电释放EMI(Electro-magnetic Interference) ：电磁干扰Foundry：工艺生产线RTL（register Transfer lever）：寄存器传输级ISP （In-System Programmability ）：在系统可编程SOPC（System on programmable chip）: 可编程片上系统2、封装的主要类型：从扦孔形（THP）向表面按装形式（SMP）发展，到现在的MCM(Multi-Chip Module）多芯片组件封装。
集成电路 引言
世界硅技术及微电子技术
– 真空管 – Si、Ge 二极管、三极管 – CMOS 集成电路
• 电子工业
• 网络与信息
1
“十五”规划前后国内的现状
• 2000年前：有计划实施
– 经济原因 – 国外技术的封锁
• 2000年后：十五重点发展领域之一
-----（国务院18号文件）
3
设计方法论
– 手工设计（20世纪50-60年代）
• SSI；直接手工制版图
– 计算机辅助设计CAD （20世纪70-80年代）
• MSI 和LSI；电路图到版图设计
– 电子设计自动化EDA （20世纪90年代--）
• LSI 和VLSI；行为描述语言HDL到版图设计 – 正在研制面向VDSM + System-On-a-Chip的新一代CAD系统
– 逻辑模拟算法 – EDA设计平台—FPGA芯片设计
11
第六章 SPICE中的器件模型
– 二极管模型、三极管模型 – 结型场效应晶体管模型 – MOS管模型 – BSIM短沟道MOS管模型 – 器件模型参数提取
第七章 电路模拟
– 电路分析的作用 – SPICE的功能、结构和流程 – 建立电路方程 – 求解方法
– 集成电路（IC）的发展 – IC的分类、制造工艺 – IC设计的要求 – 设计方法及其特点 – 典型的设计流程
• 自顶向下 • 由底向上
– 集成电路设计方法和工具的变革
• 设计系统的结构框架 • EDA设计工具
9
第二章 各种设计方法
• 全定制设计方法 • 半定制设计方法
– 有通道门阵列法 – 门海法
– 李玉山 等 编著：电子工业出版社 2002
超大规模集成电路课程论文
标准单元设计方法（SC方法）
• · 概念：从标准单元库中调用实现经过精心设计的逻辑单元， 并排列成行，行间留有可调整的布线通道，再按照功能要 求将各内部单元以及输入/输出单元连接起来，形成所需 的专用电路。
•
芯片布局：芯片中心是单元区，输入/输出单元在芯片四周，基本单元具有等 高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。 • · 标准单元设计的主要资源是标准单元库，单元库中单元电路的多少盒设计质 量直接影响到设计能力。下面将对标准单元库及标准单元设计技术的特点进 行介绍。 • · 标准单元库：标准单元库中的单元使用人工优化设计的，力求达到最小的面 积和最好的性能，完成设计规则检查和电学验证。 ---描述电路单元在不同层级的属性的一组数据 · 逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图 · 功能描述 · 电路结构、电学指标 · 拓扑版图（0）：拓扑单元名、单元宽度高度、I/O位置及名称 · 掩膜版图（A） • · 标准单元库主要包括 ---与非门、或非门、触发器、锁存器、移位寄存器 ---加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元 ---模拟单元模块：振荡器、比较器等。 • · 标准单元库的来源 ----Foundry、第三方单元库提供商、EDA公司或自行简历。 Foundry提供的单元库一般是一个仿真单元库。 第三方单元库提供商提供的单元库一般建立与Foundry工艺。 自行建立单元库，费用很高，但一般大的计算机公司、电子公司等多采 用这种方式，以保证产品的竞争力。
积木块设计方法（BBL方法）
• · 布图特点：任意形状的单元（一般为矩形或“L”型）、 任意位置、无布线通道。 • · BBL单元：较大规模的功能块（如ROM、RAM、ALU或 模拟电路单元等），单元可以用GA、SC、PLD或全定制 方法设计
第八章 ASIC的版图设计实现方法
第八章 ASIC的版图设计实现方法对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。
版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。
下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。
§ 8-1 全定制设计方法(Full-Custom Design Approach)全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。
这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。
对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改: 对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径, ... 。
这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。
在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。
目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。
其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。
模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。
简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。
图8-1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路)需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。
事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。
《超大规模集成电路设计导论》第8章：全定制设计方法
固定高度 不变
可变
固定
按行
固定
可变
可变
FPGA 不变 可编程 固定 可编程
2020/7/24
13
表二 不同的设计模式的芯片面积、性能和掩膜制作方式
芯片面积 芯片性能 制作掩膜
全定制 小 高 全部
设计模式
标准单元
门阵列
较小
中等
较高
中等
全部 金属连线及孔
FPGA 大 低
不需要
2020/7/24
14
设计成本、质量、时间
《超大规模集成电路设计导论》第8 章：全定制设计方法
§1 全定制电路的结构化设计特征
结构化设计是由Mead和Conway首先提出来 的，其目的是让系统设计者能够直接参加 芯片设计以实现高性能系统。在结构化设 计中采用以下几方面的技术。
2020/7/24
2
一、层次性：
原因：由于系统规模很大，设计复杂性 很高，层次式设计可以降低设计复杂性。
电性能要求非常高的数字电路——也可采用全 定制设计方法。
大规模的数字电路——采用基于基本单元库的 设计方法。
单件、批量很小的产品、试验电路则采用 FPGA设计方法。
门阵列或宏单元阵列的设计方法基本已经不再 被采用。
2020/7/24
18
芯片版图设计 芯片版图验证
2020/7/2掩4膜 版 数 据 输 出
测试数据输出
9
§2 几种全定制设计方法
• 基于几何图形的交互版图编辑
交互图形编辑方法是一种人工设计方法： 绘图、显示、插入、移动、删除、复制、拉伸等命令。 联机的的设计规则检查功能。 开窗、缩放、窗口移动。 设计性能高、版图质量高、效率低，设计周期长。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
CBL
O(n)
搜索空间 binary tree SP 存储量 (bits) binary tree SP
BSG
O-tree
CBL
O(n!2) C(n2,n) O(n!22n-2/n1.5) O(n!23n-7)
BSG
O-tree
CBL
n(6+[lgn]) 2n[lgn] n(n-1+[lgn]) n(2+[lgn]) n(3+[lgn])
2014-12-10 3
系统划分：在功能设计与寄存器级设计完成后，
将模块划分成合适的单元组合，然后分别对单元电 路进行逻辑级、电路级乃至版图级的设计。划分的 关键是评价函数的确定。
布图规划：与全定制设计功能级并行的工作是芯
片面积的规划，称为布图规划，其目的是为每个模 块确定一个布图面积的大小及在芯片上的相对位置。 在布图规划中，只是在较高层次上完成了对软模块 的形状和大小的估计，以及它们的引线端的分配。
全定制设计中往往需要手工参与：由于 设计系统的复杂性、结构灵活性、性能 的约束性，人的经验是计算机所无法取 代的。 手工参与设计的实质是在各个设计层次 上，人工干预和协调各种 EDA 工具的应 用，目的是取得设计的最高效率和最好 结果。
2014-12-10 8
全定制设计流程
设计说明 功能设计要求 功能设计
布局的复杂性在O（n2）到O（n4）之间
布线在O（n logn）到O（n2）之间当n（问 题的规模）很大时，计算时间会相当长。
2014-12-10
20
采用分级设计策略可有效地降低复杂性
以布局为列，若原来复杂性为S=O(n2)， 划分为m个子模块，分级后先对模块内进 行布局，然后对整个芯片进行布局，则 总的复杂性为：
S ' O(m(n / m)2 cm2 ) O(n2 / m cm2 )
两者工作量之比为： S ' / S 1 / m C(m / n)2 由于 m<<n，所以其工作量大约是原来的 1/m。分级设计会损失掉一些布图变量。
2014-12-10 21
§3 BBL布图规划与布局
布图规划
寄存器传输级设计
寄存器模块的逻辑设计
测试图形生成
电学参数
逻辑单元的电路设计
设计规则
单元版图设计与验证
芯片版图设计 测试数据输出 芯片版图验证
掩膜版数据输出
2014-12-10
9
§2 几种全定制设计方法
• 基于几何图形的交互版图编辑 • 符号法 • 积木块自动布图
10
2014-12-10
一、交互图形编辑：
版图验证包括：设计规则检查、电学规 则检查、版图与原理图对照检查以及电 路网表提取，版图寄生参数提取和后模 拟。
2014-12-10 12
二、符号法版图设计方法
符 号 法 版 图 设 计 方 法 （ symbolic layout approach）是一种半自动设计方法： （1）使用晶体管、通孔和连线的符号进行 输入和编辑并产生一个拓扑版图。 （2）根据给定的设计规则将拓扑版图转换 成物理版图。 （3）版图压缩，以优化版图面积。
2014-12-10 17
BBL布图设计特点
优点：布图密度高、布图灵活、设计性 能高，它是一种很理想的设计方法。 难点：自动化比较困难， BBL 的布图算 法和布图系统较其它设计方法复杂，目 前还没有一个很成功的实用系统。但是， 目前从 SOC 设计的需要出发，必须要研 究这种基于各种IP模块的设计方法。
Slicing 结构 数据表示容易 通道定义方便 计算复杂性较低
Non-Slicing 结构 布图密度更高 处理特殊问题较方便 日益受到重视
2014-12-10
23
各种不同模型的比较
计算复杂性 binary tree SP
O(n) O(n2)
BSG
O(n2)
O-tree
4
2014-12-10
二、模块性
模块有明确定义的物理接口：模块名称、功
能、层类、尺寸与外部互连端点的数目，名
称及位置等。如目前广泛使用的IP模块。
模块性有助于设计人员明确问题并做出文件 接口。每个人只设计芯片的一部分。
2014-12-10
5
三、规则性
规则化：是指模块内部可以随功能不同而不同，但 模块间的接口如电源、地线、时钟线、总线等是公 共的。 方法及优点：采用单元重复的方法是结构化设计的 一种好方法，这样既简化设计，又减少错误，同时 使结构规则化。
18
2014-12-10
BBL布图方法的改进
目前可以有非矩形的模块，如 L 型、 T 型 的形状。
问题的表示方法、布图规划、布局、布 线算法的研究也在不断进行。 考虑延迟、功耗、噪声串扰等约束以及 将布局与布线同时考虑的算法等。
2014-12-10
19
BBL自动设计的算法复杂性
由于 VLSI 电路的规模和复杂性，一次设计 成功的难度太大，通常：
13
2014-12-10
符号法版图设计的特点
符号法版图设计方法保持了交互图形编 辑方法所具有的较高布图密度和灵活性 的优点，且由于设计规则是由符号法版 图编辑器维持的，用户在操作时不需要 考虑，因而大大降低了设计工作量。
2014-12-10
14
三、积木块自动设计
积木块自动布图（Building Block Layout） 又称为任意形状单元布图，简称作 BBL。 它是基于单元库的一种最为灵活的设计方 式。限于实现的困难，大部分的 BBL 模式 单元版图都为矩形，它们可被安置在芯片 的任何位置上。
典型系统是BEAR -- 采用模板枚举匹配和启发式算法 -- 限于复杂性只能枚举4个模块 首次提出用解析法求解布局问题 边勾链数据结构和另一种解析法（势能函数） FRACT -- 基于BEAR的BBL系统 布图表示成为关键
2014-12-10
22
Slicing 结构 和 Non-Slicing 结构
规则化的层次：规则化可以在设计层次的所有级别 上存在。
2014-12-10 6
四、局部性
通过对模块接口的很好定义，可以有效 地使该模块的内容变得对任何外部接口 不再重要，可以将每个模块看作一个黑 盒子。设计时不关心模块内部的情况， 这样减少了模块表现的复杂性。
2014-12-10
7
五、手工参与
2014-12-10
15
积木块自动布图
压焊块 第一层金属 第二层金属
通 孔
数据通路
P LA
I/O 随 机 逻 辑
ROM/ RAM A/D转换
2014-12-10
16
BBL布图分类
有通道：BBL模式下的布线区域比较复杂， 未被模块占用的芯片空间为布线区。通 常要先把它们划分成矩形的通道区，然 后再按一定次序逐个进行布线，此时模 块上面不能走线。 无通道：随着多层布线工艺的出现，模 块上允许有三层以上的走线，出现了 “ 跨 单 元 布 线 ” （ Over the Cell Routing）技术。它使得布线区域大大减 小。
2014-12-10 33
2014-12-10
31
设计方法与设计成本、集成度的关系
设计成本
人工 半自动 全自动
集成度
a0
a1
2014-12-10
32
设计模式的选择
大批量的产品，如微处理器，存储器等 宜采用全定制设计方法。 小批量 ASIC 产品则采用半定制的门阵列 或宏单元阵列设计方法。 单件、批量很小的产品、试验电路则采 用FPGA设计方法。 电性能要求较高，而批量较小的产品， 或中批量产品则采用标准单元设计方式。
芯片面积 芯片性能 制作掩膜
2014-12-10
28
设计成本、质量、时间
设计成本、质量、时间是相互制约的。如 果设计一个高质量的版图，需要付出较高 的成本，同时设计时间较长。反之，如果 要求低成本和较短设计时间，那么往往要 在设计质量上作出某些让步。
2014-12-10
29
设计的产量与成本
芯片生产中平均每个管子的成本C可用下 式表示：
2014-12-10
25
§4 不同设计方法比较
设计方法的选择与芯片性能要求、产品上 市时间以及产品产量有关。 用户可以根据自己对产品性能、批量大小 和上市时间的要求，选择相应的设计方法。
表1设计模式在版图结构上的差别。 表2设计模式芯片面积、性能及制造方法上的不同。
2014-12-10 26
交互图形编辑方法是一种人工设计方法： 绘图、显示、插入、移动、删除、复制、 拉伸等命令。 联机的的设计规则检查功能。 开窗、缩放、窗口移动。 设计性能高、版图质量高、效率低，设 计周期长。
2014-12-10 11
设计检查
由于手工设计方法不可避免地会产生错 误。因此，必须在版图编辑后进行版图 验证。
第八章 全定制设计方法
清华大学计算机系
1
2014-12-10
§1 全定制电路的结构化设计特征
结构化设计是由 Mead 和 Conway 首先提出来
的，其目的是让系统设计者能够直接参加
芯片设计以实现高性能系统。在结构化设
计中采用以下几方面的技术。
2014-12-10
2
一、层次性：
原因：由于系统规模很大，设计复杂性 很高，层次式设计可以降低设计复杂性。 层次式设计分类： 自底向上（bottom-up) 自顶向下 (top-down) 两者结合 层次式设计方法：系统划分与布图规划