pads高速布线规则
PADS规则设置和快捷键
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Pad stacks(焊盘定义):打开[Query/Modify Pad Stacks] 对话框,建立,修改焊盘堆.
Drill Pairs(钻孔对):打开[Drill Pairs Setup]定义钻孔层对
Jumpers(跳线):打开[Jumpers]对话框改变默认的跳线设 置.
Design Rules(设计规则):打开[Rules]对话框进行设计规 则的设置和编辑.
或修改元件的PCB封装.
与其他相关软件的连
接
Dispersr Components(打散元件):
把没有固定的元件打散,放在边
框外.
Pour Manager(铺铜编辑器)打开 [Pour Manager]对话框进行铺 铜操作.
Basic Svcripting(Basic脚本)运 行编辑和调试(能输出元件坐标 档)
二. PCB LAYOUT规则设置
Options参数设置-Design
1.一原点为参考点移动 2.以光标位置为参考点移动 3.以中心点为参考点移动 推荐:选择’3’.
1.移动过程中执行鼠线最短 2.移动结束后执行鼠线最短 3.不进行最短计算 也可以使用Ctrl+m执行最短 化操作
线和走线角度 Diagonal:(斜角)45度走线 Orthogonal:(正交)90度走线 Any Angle:任意角度走线
Keep same view：改变窗口 大小时，保持工作画面比例. Active Layer Come to front: 激活层在最前方显示. Minimum Display Width:最 小显示宽度 说明:设计中小于该值的线, 软件不显示其实际宽度,否则 显示实际宽度.
pads高速布线规则
pads高速布线规则高速布线规则SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU 特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE 接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
pcb布线规则及技巧
（双面）基材
铜箔 AD（胶，没有胶的叫无胶基材）
PI AD 铜箔
补强
FR4补强（也是一种胶） 钢片补强
PI补强
EMI屏蔽膜（防止和抑制电磁干扰）
油墨
一个FPC板基材一定有，为保护线路不被氧化，会在基 材上铺一层覆盖膜和油墨，屏蔽膜和补强视板子需要， 需要添加屏蔽膜和补强时要在板子上开窗
布线结束，在铺铜之前，需检查，在空间允许的情况下多打 地孔，地孔分布尽量均匀，死角上最好都能添加一个地孔， 除散热之外还能防止板子开裂凸起，过孔无法放置是可采用 走线，增加地面积
在上部放置底层开窗的原因是因为上面要加一层钢片，开窗使露铜与钢片相连，引走多余电荷，开窗一般设置2-3个，在评估图底视图中有说明此部 分加钢片接地
在下部开窗是为了贴EMI屏蔽膜，防止和抑制电磁干扰，在评估图侧视图中有说明此部分加双面电磁屏蔽膜
覆盖膜
离型纸（生产过程中会被撕掉） 胶
PI（一种塑胶，聚酰亚胺）
该图布线存在两个错误：
第一，MCLK时钟线应与I方C的数据线时钟线 SAL,SDA尽量远离，至少保证在2w以上间距，其 间最好能走一条地线
第二，时钟MCLK与电源线应尽量远离，在无法 远离时，应尽力避免平行走线，其间最好能走一 条地线
模拟电源和数字电源应尽量远离，电源尽量放在板子外围
该图布线存在一个警告，在一个layout图中，电源 线与地线在有空间时都应尽量保证在0.2mm 地线布线中空间不足可采用0.1mm
抑制干扰，如通讯电缆的终端电阻，电脑的机箱，变压器的屏蔽罩，用顺磁材料或抗磁材料来疏导或阻止电磁 场的穿行等等。EMI是产品投放市场前电工认证的一个必检内容。 我们平时经常见到一些产品由于EMI不过关
的报告或投诉。我们常见的开关电源入口处，有一个两个绕组的电感，这个电感是共模抑制电感，也起到减少 EMI的作用。另外，一些数据线的两头，会鼓出来一个大包包（例如电脑彩显的数据线上，一些数码相机的数 据线上），其实里面就是一个减少EMI的磁环。
pcb布线规则及技巧幻灯片
开窗与底层网铜相连，符合条件
在上部放置底层开窗的原因是因为上面要加一层钢片，开窗使露铜与钢片相连，引走多余电荷，开窗一般设置2-3个，在评估图底视图中有说明此部
分 在加下钢部片开接窗20地是20为/3/了21贴EMI屏蔽膜，防止和抑制电磁干扰，在评估图侧视图中有说明此部分加双面电磁屏蔽膜
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9. 在芯片中若出现成排电源引脚或地引脚（如AVDD和DGND）最好采用如下连接方 式（该方式可避免芯片发生偏移）
2020/3/21
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10. 摄像头中信号线应尽量放在底层，布线时过孔应尽量打在芯片外部，所有布 线与最外层裁剪框应至少保证0.15MM距离。 11. 在摄像头中，布线结束后需将所有角转变成倒角，避免反射形成干扰；在转 接板中，若只是作为测试用，要求不高是可不必转成倒角，且在布线过程中允许 使用部分直角。 12. 布线时，板子左右两边边缘最好放置一条地线；铺铜时地线最好都能保证连 接以增加导电性。 13. 金手指布线时过孔只能打在补强以下。 14. 布线过程中，过孔的大小为硬板0.4/0.2,其余板0.35/0.15或0.3/0.1 15. MIPI接口是指串行差分接口，DVP接口是指并行传输接口
和抑制干扰，如通讯电缆的终端电阻，电脑的机箱，变压器的屏蔽罩，用顺磁材料或抗磁材料来疏导或阻止电
磁场的穿行等等。EMI是产品投放市场前电工认证的一个必检内容。 我们平时经常见到一些产品由于EMI不过
关的报告或投诉。我们常见的开关电源入口处，有一个两个绕组的电感，这个电感是共模抑制电感，也起到减
少EMI的作用。另外，一些数据线的两头，会鼓出来一个大包包（例如电脑彩显的数据线上，一些数码相机的
（一分为二）
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当电源线或地线引脚成排时，可采用图示方法布线
最新pads讲义资料
p a d s讲义资料第一讲:介面介绍无模式命令：G 修改设计栅格：G：修改设计栅格和过孔栅格GR：只修改设直栅格GV：只修改过孔栅格GD：修改可视栅格GP：打开/关闭极坐标：板层：PADS默认的层面有30层。
电路板的层面指的是电气 :从Top——Bottom层。
L21——L30层为系统指定的，包括阻焊、丝印等。
修改板层：设置——板层定义。
无模式命令：L1或Ltop ：格式：L <名称>｜<编号> ：查询 (Ctrl+Q) ：打开对应对象的属性，相当双击左键。
：循环选择（Tab）：用于重叠对象的切换:选择需要与右键的过滤功能配合使用。
一个网络（net）是由一个或多个管脚对（pair）构成。
管脚对：从一个脚到另外一个脚。
Anything:任意Components:元件Unions:结合体Clusters:簇Nets:网络 Pin Pairs:管脚对Traces:导线Unroutes:未布通连线 Pins:管脚 Vias:过孔 Shapes:整体外形Documentation:文档（字符）Board Outline:电路板边框在Anything任意项下：先点中一段导线，再按住shift 键，单击相同的一段导线，就选择了网络。
按住shift 键，单击导线，就会选择管脚对。
:绘图工具盒:设计工具盒:尺寸标注工具盒:ECO(电气工程修改)工具盒包括：增加、删除元件，增加、删除连线，更改元件编号，更改网络名称。
:BGA工具盒:撤消：(Ctrl+Z) 无模式命令：un<n> n：表示撤消的次数:重复:撤消撤消的操作。
与撤消相反:缩放左键放大，右键缩小缩放：１2 pg up 放大 pg dn 缩小3 用滚轮：按下滚轮向左上：放大右下：缩小4 可view 下的zoom：显示整个电路板(ctrl+B):刷新 (ctrl+D)或（End）画面控制一、用小键盘控制:数字键打开:1,刷新 2,6,4,8方向 3,缩小 9,放大 7,显示整块电路5, 启动中心放大 . , 边缘放大数字键关闭2,4,6,8 移动光标二、用三键鼠标控制1，滚轮上下移动：使屏幕上下移动２，按Shift+滚轮：使屏幕左右移动３，单击滚轮移动画面，将单击的位置显示在屏幕中间４，按下滚轮向左上角移动可以放大，向右下角移动可以缩小。
PADS Layout 的元器件的布线
PADS Layout 的元器件的布线PADS Layout采用自动和交互式的布线方法，采用先进的目标连接与嵌入(OLE)自动化功能，有机地集成了前后端的设计工具，包括最终的测试、准备和生产制造过程。
PADS Layout布线有自动布线和手工布线两种方式。
本章将从布线规则开始，对如何利用PADS2007软件实现元件布线进行详细的介绍。
11.1 布线规则（Routing Rules）介绍设计规则（Design rules）允许将设计中的约束（Constraints）直接输入到PADS-Layout 中去。
设计规则（Design rules）包括：(1)安全间距规则（Clearance Rules）：设置设计目标之间最小的空间距离。
(2)布线规则（Routing Rules）：设置过孔类型、长度最短化类型和当前层。
(3)高速电路规则（HighSpeed Rules）：设置高级规则，如平行、延时、电容和阻抗值。
这些规则能在原理图中设置，也能在PCB中设置再反向传送到原理图中。
下面主要从过孔类型的设置、长度最短化和当前层的设置三个方面来介绍一下布线的规则。
布线规则的设置步骤如下：(1)执行Setup→Design Rules菜单命令，如图11-1所示。
(2)执行完命令，将弹出“Rules”对话框，如图11-2所示。
图11-1 选择Design Rules 图11-2 Rules对话框从图中可以看出，设计规则里面包括8种规则，和一个生成报告，分别是Default（缺省）规则、Class（类）规则、Net（网络）规则、Group（组）规则、Pin Pairs（引脚对）规则、Decal（封装）规则、Component（元件）规则、Conditional Rules（条件规则）、Differential Pairs（不同管脚对）规则，和一个Report（生成报告）。
0 PADS Layout 的元器件的布线222 应该注意的是：(1)当没有指定任何规则时，默认的是Default（缺省）规则。
pads布线
pads布线CAE封装栅格设置：G 100 GD 100G 50 GD 50CAE封装管脚间距100原理图栅格设置⼀定要与CAE封装的栅格设置⼀样1.1. PCB布线的相关设置1.1.1. PCB布线的显⽰设置(1) 显⽰颜⾊显⽰颜⾊的设置可以让我们更加直观的去观察PCB,保证设计的可读性。
可以根据个⼈的设计习惯来调整执⾏对象的颜⾊。
执⾏菜单命令【Setup】|【Display Color】，打开下图所⽰的对话框（Ctrl + Alt + C）。
(2) ⽹络名显⽰、元件管脚编号显⽰显⽰元件管脚编号、⽹络名可以让我们在⾛线的时候知道这个⽹络是什么⽹络，从⽽在PCB⾛线的时候更加有针对性。
1.1.2. 过孔设置执⾏菜单命令【Setup】|【Pad Stacks】, 打开【Pad Stacks Properties】(焊盘栈属性)对话框（Alt+ss），如下图所⽰，在【Pad Stacks Type】（焊盘栈类型）区域选择【Via】（过孔）复选框。
u 过孔类型导通孔：也称通孔，导通孔贯穿所有层。
孔的深度为PCB板的厚度，设置时⽆需指定孔的深度。
u 半导通孔：也称盲埋孔，半导通孔只贯穿具体的某⼀些层。
孔的深度为指定到达PCB板内的某⼀层或从某⼀层到达另外⼀层。
在设置半导通孔时需要指定孔的深度。
过孔的种类信号过孔：孔径⼤⼩为0.2-0.3(0.25mm),表层焊盘⽐孔整体⼤0.3mm，中间层焊盘⽐孔整体⼤0.3mm。
电源过孔：孔径⼤⼩为0.3-0.4(0.35mm),表层焊盘⽐孔整体⼤0.3mm，中间层焊盘⽐孔整体⼤0.5mm。
地过孔：孔径⼤⼩为0.4-0.5(0.45mm),表层焊盘⽐孔整体⼤0.4mm，中间层焊盘⽐孔整体⼤0.7mm。
备注：设置过孔直径时，要将“三层”的孔径统⼀修改，否则会出错。
PCB板⼚商⼯艺参数：机械钻孔的⼤⼩：最⼩：0.20mm,最⼤：6.0mm，钻咀⼤⼩按0.05mm递增。
成品板最⼩孔径的⼤⼩取决于PCB成品板的厚度，成品板厚和孔径的⽐必须⼩于8:1（板厚 < 8 * 孔径）。
PADS软件基础与应用实例-元件摆放和布线方法
13
覆铜
在PADS中，大面积覆铜有2个重要概念： 1)Copper(铜皮) 2)Copper Pour (灌铜) 这2个概念对应2种的大面积覆铜的方法，对于刚 接触PADS的用户来说，很难区分。
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Copper
Copper :表示绘制一块实心的铜皮，将区域中的 所有连线和过孔连接在一块，而不考虑是否属于 同一个网络。假如所绘制的区域中有VCC和GND 两个网络，用Copper命令会把这两个网络的元素 连接在一起，这样就有可能造成短路了。 Copper Cut表示在上面介绍的实心铜皮建立挖铜 区。
基于PADS电路板设计
元件摆放 布线方法 覆铜
1
元件摆放
元件摆放主要按照功能顺序和便于布线要求来进 行。 一些印制板按照审美学来设计，所有元件以同一 方向摆放，摆放方向是按照便于装配来考虑的。 元件排列也应便于维护和检修，但这样做有可能 会增加布线的复杂程度。 如果PCB属于很少维护或者免维修应用，那么除 了考虑装配之外，元件的方位可以忽视。
在整个电路中，一般不可能全部承载同样大的电 流。有一个源点，可能有几个终点为。每个终点 都可能承载不同数目的电流。 因此，同一电路的每个分支不必有同样的宽度。
分支
8
布线时的元件摆放
像连接器、开关、灯这样的元件，有时有摆放要 求并且应该首先摆放。元件摆放要求首先由自动 装配(如果使用)和维护要求确定。 像电阻、电容这种分立元件应该相互或和其他元 件一起被摆放在一条线上，这样既可以避免路径 阻碍，也可以建立布线通道。
2
布线方法
一块PCB可能会用到以下几种布线方法的组合， 取决于层数目和元件摆放。 元件可能都会按类似的方向摆放，并提供一致的 第一脚位置，或者摆放得可以容纳布线并减少通 孔数量。
PADS2007设计规则
一旦你输入了网络和元件后，你就可以指定设计规则(Design Rules)和各层的定义(Layer Arrangements)。
包含安全间距(Clearance)、布线(Routing)和高速电路(High Speed)约束等等，这些规则分配作为默认(Default)的条件、类(Class)、网络(Nets)、组(Group)、管脚对(Pin Pairs)、封装(Decal)和元件(Components)；另外，你还可以设定指定条件的设计规则(Conditional Design Rules)和差分网络(Differential Pairs)的规则。
本节将显示如何：∙·设置 PCB 各层的定义(Layer Arrangement)∙·设置缺省的安全间距规则(Clearance Rules)∙·设置网络的安全间距规则(Net Clearance Rules)∙·设置条件规则(Conditional Rules)∙·设置层的显示颜色(Layer Colors)在你继续之前，如果 previewnet.pcb 设计文件还没有打开，打开它。
1. 从工具条中选择打开(Open)图标。
2. 当Save old file before reloading?提示出现后，选择No。
3. 在文件打开(File Open)对话框中，双击名为previewnet.pcb 的文件。
设置 PCB 各层的定义(Layer Arrangement)PADS Layout允许你定义PCB 的各层(Layer Arrangements)。
这包括指定层数(Number of Layers)、网络分配到一个平面层上、各层的介质定义(Layer Stackup 和厚度定义(Thickness)。
本设计是一个四层板，其中有两层定义为平面层(Plane Layers)和混合分割层。
增加板子的层数(Number of Layers)PADS Layout 新建文件缺省指定的是双面板。
PADS软件基础与应用实例-元件摆放和布线方法
COPPER POUR CUT
COPPER POUR CUT 在灌铜区建立挖铜区。比如某些重要的网络或元
件底部需要作挖空处理，像常见的RF信号，通常 需要作挖空处理。还有变压器下面的，RJ45区域 。
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覆铜
综上所述，Copper会造成短路，那为什么还用它 呢？虽然Copper有它的不足，但它也有它的使用 环境。例如，有LM7805，AMC2576等大电流电 源芯片时，需要大面积的铜皮为芯片散热，则这 块铜皮上只能有一个网络，使用Copper命令便恰 到好处。
基于PADS电路板设计
元件摆放 布线方法 覆铜
元件摆放
元件摆放主要按照功能顺序和便于布线要求来进 行。
一些印制板按照审美学来设计，所有元件以同一 方向摆放，摆放方向是按照便于装配来考虑的。 元件排列也应便于维护和检修，但这样做有可能 会增加布线的复杂程度。
如果PCB属于很少维护或者免维修应用，那么除 了考虑装配之外，元件的方位可以忽视。
Copper Cut表示在上面介绍的实心铜皮建立挖铜 区。
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Copper Pour
Copper Pour:灌铜。 它的作用与Copper相近，也是绘制大面积的铜皮
；但是区别在于“灌”字，灌铜有独特的智能性，会 主动区分灌铜区中的过孔和焊点的网络。如果过 孔与焊点同属一个网络，灌铜将根据设定好的规 则将过孔，焊点和铜皮连接在一起。反之，则铜 皮与过孔和焊点之间会保持安全距离。灌铜的智 能性还体现在它能自动删除死铜。
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覆铜
在PADS中，大面积覆铜有2个重要概念： 1)Copper(铜皮) 2)Copper Pour (灌铜)
这2个概念对应2种的大面积覆铜的方法，对于刚 接触PADS的用户来说，很难区分。
PADS Layout 的元器件的布线
第11章PADSLayout的元器件的布线PADSLayout采用自动和交互式的布线方法，采用先进的目标连接与嵌入(OLE)自动化功能，有机地集成了前后端的设计工具，包括最终的测试、准备和生产制造过程。
PADSLayout布线有自动布线和手工布线两种方式。
本章将从布线规则开始，对如何利用PADS2007软件实现元件布线进行详细的介绍。
11.1布线规则(RoutingRules)介绍设计规则(Designrules)允许将设计中的约束(Constraints)直接输入到PADS-Layout中去。
设计规则(Designrules)包括：(1)安全间距规则(ClearanceRules):设置设计目标之间最小的空间距离。
(2)布线规则(RoutingRules):设置过孔类型、长度最短化类型和当前层。
(3)高速电路规则(HighspeedRules):设置高级规则，如平行、延时、电容和阻抗值。
这些规则能在原理图中设置，也能在PCB中设置再反向传送到原理图中。
下面主要从过孔类型的设置、长度最短化和当前层的设置三个方面来介绍一下布线的规则。
布线规则的设置步骤如下:(1)执行Setup—DesignRules菜单命令，如图11-1所示。
(2)执行完命令，将弹出“Rules”对话框，如图11-2所示。
图11-1选择DesignRules图11-2Rules对话框从图中可以看出，设计规则里面包括8种规则，和一个生成报告，分别是Default(缺省)规则、Class(类)规则、Net(网络)规则、Group(组)规则、PinPairs(引脚对)规则、Decal(封装)规则、Component(元件)规则、ConditionalRules(条件规则)、DifferentialPairs(不同管脚对)规则，和一个Report(生成报告)。
应该注意的是:(1)当没有指定任何规则时，默认的是Default(缺省)规则。
PADS规则设置和快捷键
快捷键概述
快捷键是提高工作效率的重要工具，通过使用快捷键，用户可以快速执行常用的命 令和操作，减少鼠标和键盘之间的切换，提高工作效率。
在PADS中，用户可以使用快捷键来执行各种命令，包括但不限于选择、移动、复制、 粘贴、撤销、重做等。
快捷键的设置和使用方法因操作系统和软件版本而异，用户需要根据自己的操作系 统和软件版本进行相应的设置和使用。
02 PADS规则设置
规则设置概述
规则设置是PADS软件中一个重要的功能，它允许用户根据实际需求自定 义设计规则，以确保电路板设计的正确性和可靠性。
规则设置涵盖了电路板设计的各个方面，包括线宽、间距、过孔大小等， 用户可以根据具体需求调整这些参数。
合理的规则设置可以提高电路板的可制造性和可靠性，同时也能优化设计 流程，减少错误和返工。
PADS的发展历程
PADS最初由Mentor Graphics公司 开发，于1990年代初推出。
随着集成电路设计的发展，PADS不断 更新升级，以适应新的设计需求和技 术趋势。
PADS的应用领域
PADS广泛应用于通信、计算机、消费电子、汽车电子等领域 的集成电路设计。
它被许多知名的半导体公司和集成电路设计公司作为首选的 电路设计工具。
规则设置步骤
在菜单栏中选择“工具”>“设计规则管理器”，打
开规则设置窗口。
打开PADS软件，并打开需要 设置规则的电路板设计文件。
01
在规则设置窗口中，可以添
加、修改或删除设计规则。
02
03
ቤተ መጻሕፍቲ ባይዱ
根据需要调整各项参数，如 线宽、间距、过孔大小等。
04
05
确认设置后，保存并关闭规 则设置窗口。
PADS Router高速走线指南差分走线-推荐下载
PADS Router高速走线指南差分走线∙浏览：2166∙|∙更新：2012-12-27 17:52∙1∙2∙3∙4∙5分步阅读在高速设计中差分走线是一个难点，愿意与大家一起分享自己的经验；提示一下初学者，要进行差分走线一定要了解相关的功能术语。
差分走线的目的是将差分信号的走线同时从源管脚走出，绕过障碍并同时进行走线。
将差分信号连接到一个相同位置（称为集合点）既差分走线的起始点。
差分走线最终在接近目标管脚位置分开（称为分开点）既差分走线的终点。
注意：走线过程中使用分开命令Split Trace Segments 或Shift+X，那么在动态走线的时候，差分线可以自动绕过走线过程中的障碍对象。
工具/原料∙Shoulder Length（侧翼长度）侧翼长度是指从起始元件脚到集合点的距离。
更多信息可参照PADS Router>Help∙障碍通常你是要将差分线绕过类似与元件脚和过孔等障碍对象。
只有在起点和终点位置以外才能实现。
方法/步骤1.1进行差分走线1、在对象查看窗口中Net Object。
2、将里面的Nets 项展开。
3、选中网络$$$7651,该网络在工作区域高亮。
4、Ctrl+左键选中$$$7652。
5、将这两个网络复制到差分对分支中。
注意：如果差分对分支展开后可以看到差分对$$$7651<->$$$7652。
2.2指定差分对规则1、选中差分对$$$7651<->$$$7652。
2、右键选择Properties。
注意：你可以通过选中Differential Pair 中的Properties 同时对所有差分对进行设置。
3、在对象间隙（gap）中填如8，那么在进行差分走线时，走线间隙8mils。
4、在长度区域，最小值设为1500。
5、在长度区域，最大值设为2500。
6、在障碍设置区域可以设置最大绕过障碍值。
7、OK 完成设置。
开始走线1、在未选择任何对象状态下鼠标右键选择SelectTrace/Pins/Unroutes。
PADS自动布线和手动布线配合
c. 去耦电容尽量靠近器件的VCC
d. 放置器件时要考虑以后的焊接，不要太密集
e. 多使用软件提供的Array 和Union功能，提高布局的效率
手工布线
1. 自动布线前，先用手工布一些重要的网络，比如高频时钟、主电源等，
这些网络往往对走线距离、线宽、线间距、屏蔽等有特殊的要求；另外一些
PADS自动布线和手动布线配合
手工布局
1. 工具印制板的结构尺寸画出板边（Board Outline）。
2. 将元器件分散（Disperse Components），元器件会排列在板边的
周围。
3. 把元器件一个一个地移动、旋转，放到板边以内，按照一定的规则摆
放整齐。
注意事项
a. 布局的首要原则是保证布线的布通率，移动器件时注意飞线的连接，把有连线关系的器件放在一起
f. 手动布线时把DRC选项打开，使用动态布线（Dynamic Route）
检查
检查的项目有间距（Clearance）、连接性（Connectivity）、高速规
则（High Speed）和电源层（Plane），这些项目可以选择Tools->Verify
Design 进行。如果设置了高速规则，必须检查，否则可以跳过这一项。检查
特殊封装，如BGA，自动布线很难布得有规则，也要用手工布线。
2. 自动布线以后，还要用手工布线对PCB的走线进行调整。
自动布线
手工布线结束以后，剩下的网络就交给自动布线器来自布。选择
Tools->Pads Router，启动Pads Router布线器的接口，设置好DO文件，
PADS布板布局
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。
(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3) 尽量为继电器等提供某种形式的阻尼。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7) 用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
(4) 减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
PADS规则设置和快捷键
或修改元件的PCB封装.
与其他相关软件的连
接
Dispersr Components(打散元件):
把没有固定的元件打散,放在边
框外.
Pour Manager(铺铜编辑器)打开 [Pour Manager]对话框进行铺 铜操作.
Basic Svcripting(Basic脚本)运 行编辑和调试(能输出元件坐标 档)
电气规则检查 1.阻止错误.2.警告错误.3.忽 视安全间距4.关闭规则检查 无模式命令
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7.PCB在设计过程中要特别注意生产工艺要求
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CCNP Lab Manual
二. PCB LAYOUT规则设置
Options参数设置-Global
1.Style:(光标风格) 2.Pick:(捕捉半径)推荐值”5” 3.Diagonal:(对角显示光标) 4.Disable Double Click:(双击 操作无效)
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CCNP Lab Manual
一.PADS LAYOUT的使用
主工具栏
打开
切换图层
选择模式
走线工具盒 ECO工具盒
取消/恢复/放大 缩小/整边显示/
刷新
保存
绘图工具盒
BGA工具 盒
自动标注尺寸工 具盒
Layer Definition(层定义):打开[Layers Setup]对话框,建 立定义板层.
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高速布线规则SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
而UBDD*没有足够绕线空间时。
这样设置等长不可行。
Allegro提供了一种方法，将DD*和UBDD*走线相加再进行等长比对，这就要用到Xnet。
图2 IDE总线接口原理图Xnet概念和Xnet等长设置通常把连续的几段由无源元件(电阻，电容或电感)连接的NET合称为Xnet，如图3所示。
图3 Xnet示例图2中将DD*和UBDD*设置为同一个Xnet。
对属于该Xnet的所有信号等长控制。
Xnet等长设置分为以下步骤：1.设置Xnet选择要设置Xnet的器件(图2中为排阻RA1－RA4)，创建ESpiceDevice model，Allegro将自动填入模型名称，电路类型－Resistor，PIN连接顺序：1，8，2，7，3，6，4，5，表示1和8是一个电阻(见图2)。
至此，查看排阻两边NET都添加了同一Xnet属性。
2.Xnet的等长设置(1)建立Xnet的pin pair：在Allegro中打开constraint manager，选择relative_propagation_delay属性。
已设置的Xnet自动显示，选择Xnet建立pin pair，Allegro 提供整个项目中Xnet关联的起始pin和结束pin。
选择需要等长设置的起始pin和结束pin。
(2)建立等长group：选中所有需要设置等长的pin pair，创建名为R_IDE_DATA的MATCH GROUP，在与relative_ propagation_delay对应的工作窗体选择区中出现了刚创建的R_IDE_DATA，其内含建立的pin pair,按照IDE总线走线等长要求设置走线误差10mil以内，一般选择最长走线为基准线(target)。
(3)走线完成后，重新打开constrait manager对实际走线进行分析，Allergo自动显示分析结果，绿色表示走线以基准线为标准。
走线误差在10mil以内。
红色表示走线误差超过10mil，如果分析结果，大部分走线都为红色，可以适当调整基准线的选择。
此外，Allegro在等长走线时。
会实时显示走线长度是否在误差范围内，可以使用蛇型线调整走线长度。
这些都极大的确保了布线可靠性。
差分线和阻抗控制在网络布线中的应用物理层接口芯片CS8952布线准则CS8952使用CMOS技术。
提供一个高性能的100Base-X/10Base-T物理层(PHY)线路接口。
它使自适应均衡器达到最优化的抗扰性和抗近端串扰(NEXT)性。
可将接收器的应用扩展至超过160米的电缆，它结合了一个标准介质无关端口(MII)，可简便地连接微处理器EP9315的介质访问控制器(MAC)。
以下一些PCB布线规则，将使得CS8952工作更加稳定并得到良好的EMC性能：1. 使用多层电路板，至少有一个电源层，一个地层，叠层设置为：top，gnd，VCC，bottom。
使用底层pcb走信号线只作为第二选择。
把所有的元件都放在顶层。
然而，旁路电容优选越靠近芯片越好，最好放置在CS8952下方的底层pcb上。
RJ45终端元件和光纤元件可以选择放在底层。
2. 4.99k的参考电阻应该越靠近RES管脚越好，把电阻另外一端使用一个过孔接到地平面。
邻近的vss(85和87脚)接在电阻接地端，形成一个屏蔽。
3. 对关键信号Tx+/-，RX+/-，RX_NRz+/-控制阻抗，作为微带传输线(差分对100欧，单线60欧)，MII信号作为68欧微带传输线。
4. 差分传输线布线应靠近(线宽间距6-8mil)，与其他走线、元件保证2个线宽的距离。
TX和RX差分对布线远离彼此。
必要时使用pcb的相对面。
网络部分关键信号差分走线和阻抗控制的设置网络部分差分线及其阻抗控制以信号Tx+/-为例。
步骤如下：1.在Allegro的assign diff pair菜单中选择建立差分对的信号Tx+/-，命名为TX_Pair。
2.按照对信号TX+/-阻抗控制要求计算差分对线宽、线距，如图4所示，选择走线层面top层，填入差分对阻抗100欧，单线阻抗60欧，得到线宽10.1mil，主要线间距8.1mil。
3.定义差分对TX_PAIR电气约束条件：主要线宽，线间距：10mil/8mil；次要线宽/线间距：10mil/8mi；线最小间距：6mil；两条线无法走到一起时允许的线长：100mil；两条线可允许的误差值：25mil。
4.分配差分对TX_PAIR到电气约束集，打开差分对DRC模式。
电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。
所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板，电源，地线各占用一层。
2 数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。
因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整个PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。
数字地与模拟地有一点短接，请注意，只有一个连接点。
也有在PCB上不共地的，这由系统设计来决定。
3 信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。
首先应考虑用电源层，其次才是地层。
因为最好是保留地层的完整性。
4 大面积导体中连接腿的处理在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。
②容易造成虚焊点。
所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。
多层板的接电（地）层腿的处理相同。
5 布线中网络系统的作用在许多CAD系统中，布线是依据网络系统决定的。
网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。
而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。
网格过疏，通路太少对布通率的影响极大。
所以要有一个疏密合理的网格系统来支持布线的进行。
标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
6 设计规则检查（DRC）布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。
（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。