EDA技术试题库

EDA试题库建设

[70%基础题,20%中档题,10%提高题(试题容量:20套试卷,其中每套试题填空题10空(每空2分),选择题10题(每题2分)),简答题4题(每题5分),分析题2题(每题10分),设计题2题(每题10分)。]

基础题部分

填空题(140空)

1.一般把EDA技术的发展分为(CAD)、(CAE)和(EDA)三个阶段。

2.EDA设计流程包括(设计准备)、(设计输入)、(设计处理)和(器件编程)四个步骤。

3.时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为(功能仿真)。

4.VHDL的数据对象包括(变量)、(常量)和(信号),它们是用来存放各种类型数据的容器。

5.图形文件设计结束后一定要通过(仿真),检查设计文件是否正确。

6.以EDA方式设计实现的电路设计文件,最终可以编程下载到(FPGA)或者(CPLD)芯片中,完成硬件设计和验证。

7.MAX+PLUS的文本文件类型是(.VHD)。

8.在PC上利用VHDL进行项目设计,不允许在(根目录)下进行,必须在根目录为设计建立一个工程目录。

9.VHDL源程序的文件名应与(实体名)相同,否则无法通过编译。

10.常用EDA 的设计输入方式包括(文本输入方式)、(图形输入方式)、(波形输入方式)。

11.在VHDL 程序中,(实体)和(结构体)是两个必须的基本部分。

12.将硬件描述语言转化为硬件电路的重要工具软件称为(HDL 综合器)。

13、VHDL 的数据对象分为(常量)、(变量)和(信号)3 类。

14、VHDL 的操作符包括(算术运算符)和(符号运算符)。

15、常用硬件描述语言有(Verilog HDL)、(AHDL)以及(VHDL)。

16、VHDL基本语句有(顺序语句)、(并行语句)和属性自定义语句。

17、VHDL 同或逻辑操作符是(XNOR)。

18、原理图文件类型后缀名是(.GDF),Verilog HDL语言文本文件类型的后缀名是(.V )。

19、十六进制数16#E#E1对应的十进制数值是(224)。

20、一个完整的VHDL程序应包含三个基本部分,即库文件说明、(程序包应用说明)和(实体和结构体说明)。

21、VHDL 不等于关系运算符是(/= )。

22、STD_LOGIC_1164程序包是(IEEE )库中最常用的程序包。

23.文本输入是指采用(硬件描述语言)进行电路设计的方式。

24.当前最流行的并成为IEEE标准的硬件描述语言包括(vhdl)和(verilog)。

25.采用PLD进行的数字系统设计,是基于(芯片)的设计或称之为(自底向上)的设计。

26.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念,产生了目前最常用的并称之为(自顶向下)的设计法。

27.EDA工具大致可以分为(设计输入编辑器)、(仿真器)、(hdl综合器)、(适配器)以及(下载器)等5个模块。

28.将硬件描述语言转化为硬件电路的重要工具软件称为(综合器)。

29.用MAX+plusII输入法设计的文件不能直接保存在(根目录)上,因此设计者在进入设计之前,应当在计算机中建立保存设计文件的(工程)。

30.若在MAX+plusII集成环境下,执行原理图输入设计方法,应选择(block diagram/Schematic)命令方式。

31.若在MAX+plusII集成环境下,执行文本输入设计方法,应选择(.vhd)方式。

32.\maxplus2\max2lib\prim是MAX+plusII (基本)元件库,其中包括(门电路)、(触发器)、(电源)、(输入)、(输出)等元件。

33.\maxplus2\max2lib\mf是函数元件库,包括(加法器)、(编码器)、(译码器)、(数据选择器数据)、(移位寄存器)等74系列器件。

34.图形文件设计结束后一定要通过(编译),检查设计文件是否正确。

35.在MAX+plusII集成环境下可以执行(生成元件)命令,为通过编译的图形文件产生一个元件符号。这个元件符号可以被用于其他的图形文件设计,以实现(多层次)的系统电路设计。36.执行MAX+p1us Il的“Timlng Analyzer”命令,可以设计电路输入与输出波形间的(延时量)。

37.指定设计电路的输入/输出端口与目标芯片引脚的连接关系的过程称为(端口映射)。

38.MAX+plusII的波形文件类型是(.swf)。

39.层次化设计是将一个大的设计项目分解为若干个(子项目)或者若干个(层次)来完成的。先从(顶层)的电路设计开始,然后在(顶层) 的设计中逐级调用(底层)的设计结果,直至实现系统电路的设计。

40. 一个项目的输入输出端口是定义在(实体中)中。

41. 描述项目具有逻辑功能的是(结构体)。

42. 关键字ARCHITECTURE定义的是(结构体)。

43. 1987标准的VHDL语言对大小写(不敏感)。

44. 关于1987标准的VHDL语言中,标识符必须以(英文字母)开头。

45.VHDL语言中变量定义的位置是(结构体中特定位置)。

46. VHDL语言中信号定义的位置是(结构体中特定位置)。

47. 变量赋值号是( := ),信号赋值号是( <= )。

48.IF语句属于(顺序)语句。

49.LOOP语句属于(顺序)语句。

50.PROCESS语句属于(并行)语句。

51.CASE语句属于(顺序)语句。

52. EDA的中文含义是(电子设计自动化)。

53.可编程逻辑器件的英文简称是(PLD)。

54. 现场可编程门阵列的英文简称是(FPGA)。

55.在EDA中,ISP的中文含义是(在系统编程)。

56. EPF10K20TC144-4具有(144)个管脚。

57. MAXPLUSII中原理图的后缀是(.GDF)。

58. VHDL语言共支持四种常用库,其中(WORK)库是用户的VHDL设计现行工作库。

59. 在EDA工具中,能将硬件描述语言转换为硬件电路的重要工具软件称为(综合器)。

60. 在VHDL的CASE语句中,条件句中的“=>”不是操作符号,它只相当与(THEN)作用。

61. assign—>pin/location chip命令是MAXPLUSII软件中(引脚锁定)的命令。

62. 在VHDL中,可以用语句(clock‟ event and clock=‟0‟)表示检测clock下降沿。

63. 在VHDL中,语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为(8)次。

64. 在VHDL中,PROCESS结构内部是由(顺序)语句组成的。

65. 执行MAX+PLUSII的(Simulator)命令,可以对设计的电路进行仿真。

66. 执行MAX+PLUSII的(Compiler)命令,可以对设计的电路进行编译。

67. 执行MAX+PLUSII的(Programmer)命令,可以对设计的电路进行下载。

68. 在VHDL中,PROCESS本身是(并行)语句。