设计24进制的计数器用VHDL实现

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实验步骤：
• 首先利用一个十进制74ls160将其转换 成一个四进制的计数器，如图所示
D0
CP
D1
D2
D3 C CP “1”
LD
D0
D1
D2
D3ห้องสมุดไป่ตู้C
ET EP
74ls160
Q0 Q1 Q2 Q3
ET
74ls160
Q0 Q1 Q2 Q3
LD
“1”
RD
EP
RD
“1”
&
• 其次利用一个十进制74ls160将其转换 成一个六进制的计数器，如图所示
数电实验报告
设计24进制的计数器用VHDL实现 设计24进制的计数器用VHDL实现 24进制的计数器用VHDL
实验目的：
• 通过两个十进制计数器 74ls160实现成一个二十四进制 的计数器，并且用vhdl硬件仿真 来实现它。
设计思路：
• 首先通过一个十进制计数器 74ls160，把它设计成为一个四 进制的计数器，然后用另一个十 进制的计数器74ls160,将它设计 成为一个六进制的计数器，最后 将他们用并行输出的方法连接起 来，从而就设计出了一个二十四 进制的计数器。
进位输出
LD
LD CR Q0 Q1 Q2 Q3
“1” “1”
EP
“1”
ET
ET Q0 Q1 Q2 Q3
CR
“1”
&
&
• 用VHDL仿真： 利用前面的原理图，在仿真工具 muxplus2中连接实物图，最后检测成 功没有错误。之后开始绘制波形文件， 利用引脚锁定，成功后进行硬件仿真， 得出结论。
在波形文件中设置： 初始时间：0ns，结束时间：2.0us； 间隔200.0ns； LD的周期：400.0ns LD 400.0ns EN的周期：400.0ns CR的周期：100.0ns CLK的周期：200.0ns
如图所示：
引脚锁定：
• 实验结论： 通过对两个相同的十进制计数器 74ls160的转换，最后成功的将其 转换成为二十四进制的计数器，理 论和实践统一。
• 经验总结： 通过学习书本上的知识和搜索课外书 籍，使我基本掌握了设计计数器的方法， 更重要老师对我的帮助，使我对计数器 产生了很大的兴趣，才能坚持将计数器 做完。在设计过程中遇到了很多问题， 尤其是在仿真时，最后一步引脚锁定， 不知如何下手，通过老师的讲解和同学 们的讨论，最后成功了。通过这次试验， 我要继续认真学习数字电子技术这本书， 了解更多的不同的设计方法。
D0 CP ET EP Q0
D1
D2
D3 D0 D1 C CP C LD RD “1” ET EP Q0 Q1 Q2 Q3 D2 D3
74LS160
Q1 Q2 Q3
74LS160
LD RD
&
• 最后将两个改好后的计数器用并行输出的 方法连接起来，就成为了一个二十四进制 的计数器。
计数输入
D0 CP EP D1 D2 D3 C CP D0 D1 D2 D3 C