触发器及其应用
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第9章 时序逻辑电路
内容提要
触发器是一个具有记忆功能的二进制信息存贮 器件，是构成各种时序电路的最基本的逻辑单元。 本章介绍了基本RS触发器，JK触发器，D触发器， 移位寄存器，计数器，多谐振荡器的原理应用电路 与计算机仿真设计方法。本章的重点是掌握触发器 组成的应用电路的仿真设计与分析方法。注意不同 结构形式的触发器之间的差别，注意采用不同触发 器构成的寄存器，计数器，多谐振荡器的特点。
图9.1.6 智力竞 赛抢答 电路
图9.1.6所示电路是由四锁存D型触发器 CC4042，双4输入端与非门CC4012、四2输入端或 非门CC4001和六同相缓冲/变换器CC4010构成的 智力竞赛抢答器。电路工作时，CC4042的极性端 EO(POL)处于高电平“1”，E1(CP)端电平由～和 复位开关产生的信号决定。复位开关K5断开时，
CC400l的②脚经上拉电阻接VCC,由于K1～K4均为关 断状态，D0（DO）～D3（D3）均为低电平“0”状 态，所以～为高电平“1”状态，CP端为低电平
“0”状态，锁存了前一次工作阶段的
数据。新的工作阶段开始，复位开关K5闭合， CC4001的②脚接地，CC4012的输出端①脚也为低 电平“0”状态，所以E1端为高电平“1”状态。 以后，E1的状态完全由CC4042的输出端电平决定。 一旦数据开关(K1～K4)有一个闭合，则Q0（Q0）～ Q3（Q3）中必有一端最先处于高电平“1”状态，
S＝ R＝0时，触发器状态不定，应避免此种情况 发生，9.1.1为基本RS触发器的功能表。基本RS 触发器。也可以用两个“或非门”组成，此时为 高电平触发。
输入输出
Байду номын сангаас
S
R
Qn+1 Qn+1
表9.1.1
基本RS触
0
1
1
0
发器的功
1
0
0
1
能表
1
1
Qn
Qn
1
1φ
φ
9.1.2 JK触发器
在输入信号为双端的情况下，JK触发器是功 能完善、使用灵活和通用性较强的一种触发器。 本例采用4027B双JK触发器，在Multisim环境下 的引脚功能如图9.1.2所示。
9.1 触发器及其应用
触发器具有两个稳定状态，用以表示逻辑状 态“1”和“0”，在一定的外界信号作用下，可 以从一个稳定状态翻转到另一个稳定状态，它是 一个具有记忆功能的二进制信息存贮器件，是构 成各种时序电路的最基本的逻辑单元。
9.1.1基本RS触发器
图9.1.1 基本RS触
发器
图9.1.1为由两个与非门交叉耦合构成的基 本RS触发器，它是无时钟控制低电平直接触发 的触发器。基本RS触发器具有置“0”、置“1” 和“保持”三种功能。通S 常 称为置“1”端S ， 因R为 ＝0（ ＝1）时触发器R ,被置“1”； 为R置 “0”S 端,因为 ＝0（ ＝1）时触S 发R器被置“0”, 当 ＝ ＝1时状态保持；
端(③脚)接与非门U2A和门U2C的输入端。假设Q端 初始状态为低电平“o”状态，当CP脉冲上升沿到 达后，Q端变为高电平“1”状态，端为低电平“o” 状态。CP脉冲和Q端输出经门U2A与非后送入反相 器门U2B，输出一个与CP脉冲同步的脉冲。
图9.1.4 时钟变 换电路
当第二个CP上升沿到达后，Q变为低电平“o”状 态，变为高电平“1”状态。CP脉冲和端输出经门 U2C与非后送入反相器门U2D，输出一个与CP脉冲同 步的脉冲。
相应的LED被点亮，指示出第一信号的位数。同时 CC4012的①脚为高电平”1”状态，迫使E1为低电平 “0”状态，在CP脉冲下降沿的作用下，第一信号被 锁存。电路对以后的信号便不再响应。
该电路还可用于数字系统中，可检测群脉冲 的时序。图中的 K1～K3开关如果是机械触点，则 需对输入信号进行整形，以是高系统抗干扰能力。 CC4010为电平接口电路，将CMOS集成电路高电平 电压转换成适合LED工作的电压。
9.1.3 D触发器
在输入信号为单端的情况下，D触发器用起来最 为方便，其状态方程为Qn+1＝Dn，其输出状态的更新 发生在CP脉冲的上升沿，故又称为上升沿触发的边 沿触发器，触发器的状态只取决于时钟到来前D端 的状态，D触发器的应用很广，可用作数字信号的 寄存，移位寄存，分频和波形发生等。有很多种型
1
1
↑
D
Qn＋1 Qn＋1
×
1
0
×
0
1
×φ
φ
1
1
0
0
0
1
×
Qn
Qn
9.1.4 双J-K触发器组成的时钟变换电路
该电路主要用于单一双时钟脉冲的转换，可 作为双时钟可逆计数器的脉冲源。图9.1.4所示电 路 是 由 双 J-K 触 发器 CC4027 和 四 2 输 入 端 与 非 门 CC4011构成的时钟变换电路。将CC4027的J端(⑥ 脚)接至端(②脚)，K端(⑤脚)接至Q端(①脚)，CP
号可供各种用途的需要而选用。如双D74LS74、四 D 74LS175、六D 74LS174、CD4042等。
图9.1.3 为6D CD4042的引脚排列。功能如表 9.1.3。
9.1.3 CD4042 引脚排 列图
表9.1.3 D触发器功能表
输
入
输出
SD
RD
CP
0
1
×
1
0
×
0
0
×
1
1
↑
1
1
↑
应当指出：经转换的双时钟脉冲，其频率为CP 的二分之一， QA（QA）与QB（QA）相差180。
波形如图9.1.5所示。
图9.1.5 QA、QB 输出波 形图
9.1.5 四锁存D型触发器组成的智力竞赛抢答器
智力竞赛抢答电路如图9.1.6所示。该电 路能鉴别出4个数据中的第1个到来者，而对随 之而后到来的其它数据信号不再传输和作出响 应。至于哪一位数据最先到来，则可从LED指 示看出。该电路主要用于智力竞赛抢答器中。
上升沿触发JK触发器的功能如表9.1.2
输
入
输出
SD
RD
CP
J
k
Qn+1 Qn+1
0
1
×××
1
0
1
0
×××
0
1
0
0
×
×
×
φ
φ
1
1↑
0
0
Qn
Qn
1
1↑
1
0
1
0
1
1↑
0
1
0
1
1
1
↑
1
1
Qn
Qn
1
1
↑
×
×
Qn
Qn
注：×— 任意态，↓— 高到低电平跳变，↑—低到 高 电 平 跳 变 ， Qn（ Qn ）— 现 态 ， Qn+1 （ Qn+1 ）— 次态 ，φ— 不定态JK触发器常被用作 缓冲存储器，移位寄存器和计数器。
JK触发器的状态方程为: Qn+1 ＝JQn ＋kQn
J和K是数据输入端，是触发器状态更新的 依据，若J、K有两个或两个以上输入端时，组 成“与”的关系。Q与 为两个互补输出端。通 常把 Q＝0、＝1的状态定为触发器“0”状态； 而把Q＝1，＝0定为“1”状态。
图9.1.2 双JK触 发器引 脚排列
内容提要
触发器是一个具有记忆功能的二进制信息存贮 器件，是构成各种时序电路的最基本的逻辑单元。 本章介绍了基本RS触发器，JK触发器，D触发器， 移位寄存器，计数器，多谐振荡器的原理应用电路 与计算机仿真设计方法。本章的重点是掌握触发器 组成的应用电路的仿真设计与分析方法。注意不同 结构形式的触发器之间的差别，注意采用不同触发 器构成的寄存器，计数器，多谐振荡器的特点。
图9.1.6 智力竞 赛抢答 电路
图9.1.6所示电路是由四锁存D型触发器 CC4042，双4输入端与非门CC4012、四2输入端或 非门CC4001和六同相缓冲/变换器CC4010构成的 智力竞赛抢答器。电路工作时，CC4042的极性端 EO(POL)处于高电平“1”，E1(CP)端电平由～和 复位开关产生的信号决定。复位开关K5断开时，
CC400l的②脚经上拉电阻接VCC,由于K1～K4均为关 断状态，D0（DO）～D3（D3）均为低电平“0”状 态，所以～为高电平“1”状态，CP端为低电平
“0”状态，锁存了前一次工作阶段的
数据。新的工作阶段开始，复位开关K5闭合， CC4001的②脚接地，CC4012的输出端①脚也为低 电平“0”状态，所以E1端为高电平“1”状态。 以后，E1的状态完全由CC4042的输出端电平决定。 一旦数据开关(K1～K4)有一个闭合，则Q0（Q0）～ Q3（Q3）中必有一端最先处于高电平“1”状态，
S＝ R＝0时，触发器状态不定，应避免此种情况 发生，9.1.1为基本RS触发器的功能表。基本RS 触发器。也可以用两个“或非门”组成，此时为 高电平触发。
输入输出
Байду номын сангаас
S
R
Qn+1 Qn+1
表9.1.1
基本RS触
0
1
1
0
发器的功
1
0
0
1
能表
1
1
Qn
Qn
1
1φ
φ
9.1.2 JK触发器
在输入信号为双端的情况下，JK触发器是功 能完善、使用灵活和通用性较强的一种触发器。 本例采用4027B双JK触发器，在Multisim环境下 的引脚功能如图9.1.2所示。
9.1 触发器及其应用
触发器具有两个稳定状态，用以表示逻辑状 态“1”和“0”，在一定的外界信号作用下，可 以从一个稳定状态翻转到另一个稳定状态，它是 一个具有记忆功能的二进制信息存贮器件，是构 成各种时序电路的最基本的逻辑单元。
9.1.1基本RS触发器
图9.1.1 基本RS触
发器
图9.1.1为由两个与非门交叉耦合构成的基 本RS触发器，它是无时钟控制低电平直接触发 的触发器。基本RS触发器具有置“0”、置“1” 和“保持”三种功能。通S 常 称为置“1”端S ， 因R为 ＝0（ ＝1）时触发器R ,被置“1”； 为R置 “0”S 端,因为 ＝0（ ＝1）时触S 发R器被置“0”, 当 ＝ ＝1时状态保持；
端(③脚)接与非门U2A和门U2C的输入端。假设Q端 初始状态为低电平“o”状态，当CP脉冲上升沿到 达后，Q端变为高电平“1”状态，端为低电平“o” 状态。CP脉冲和Q端输出经门U2A与非后送入反相 器门U2B，输出一个与CP脉冲同步的脉冲。
图9.1.4 时钟变 换电路
当第二个CP上升沿到达后，Q变为低电平“o”状 态，变为高电平“1”状态。CP脉冲和端输出经门 U2C与非后送入反相器门U2D，输出一个与CP脉冲同 步的脉冲。
相应的LED被点亮，指示出第一信号的位数。同时 CC4012的①脚为高电平”1”状态，迫使E1为低电平 “0”状态，在CP脉冲下降沿的作用下，第一信号被 锁存。电路对以后的信号便不再响应。
该电路还可用于数字系统中，可检测群脉冲 的时序。图中的 K1～K3开关如果是机械触点，则 需对输入信号进行整形，以是高系统抗干扰能力。 CC4010为电平接口电路，将CMOS集成电路高电平 电压转换成适合LED工作的电压。
9.1.3 D触发器
在输入信号为单端的情况下，D触发器用起来最 为方便，其状态方程为Qn+1＝Dn，其输出状态的更新 发生在CP脉冲的上升沿，故又称为上升沿触发的边 沿触发器，触发器的状态只取决于时钟到来前D端 的状态，D触发器的应用很广，可用作数字信号的 寄存，移位寄存，分频和波形发生等。有很多种型
1
1
↑
D
Qn＋1 Qn＋1
×
1
0
×
0
1
×φ
φ
1
1
0
0
0
1
×
Qn
Qn
9.1.4 双J-K触发器组成的时钟变换电路
该电路主要用于单一双时钟脉冲的转换，可 作为双时钟可逆计数器的脉冲源。图9.1.4所示电 路 是 由 双 J-K 触 发器 CC4027 和 四 2 输 入 端 与 非 门 CC4011构成的时钟变换电路。将CC4027的J端(⑥ 脚)接至端(②脚)，K端(⑤脚)接至Q端(①脚)，CP
号可供各种用途的需要而选用。如双D74LS74、四 D 74LS175、六D 74LS174、CD4042等。
图9.1.3 为6D CD4042的引脚排列。功能如表 9.1.3。
9.1.3 CD4042 引脚排 列图
表9.1.3 D触发器功能表
输
入
输出
SD
RD
CP
0
1
×
1
0
×
0
0
×
1
1
↑
1
1
↑
应当指出：经转换的双时钟脉冲，其频率为CP 的二分之一， QA（QA）与QB（QA）相差180。
波形如图9.1.5所示。
图9.1.5 QA、QB 输出波 形图
9.1.5 四锁存D型触发器组成的智力竞赛抢答器
智力竞赛抢答电路如图9.1.6所示。该电 路能鉴别出4个数据中的第1个到来者，而对随 之而后到来的其它数据信号不再传输和作出响 应。至于哪一位数据最先到来，则可从LED指 示看出。该电路主要用于智力竞赛抢答器中。
上升沿触发JK触发器的功能如表9.1.2
输
入
输出
SD
RD
CP
J
k
Qn+1 Qn+1
0
1
×××
1
0
1
0
×××
0
1
0
0
×
×
×
φ
φ
1
1↑
0
0
Qn
Qn
1
1↑
1
0
1
0
1
1↑
0
1
0
1
1
1
↑
1
1
Qn
Qn
1
1
↑
×
×
Qn
Qn
注：×— 任意态，↓— 高到低电平跳变，↑—低到 高 电 平 跳 变 ， Qn（ Qn ）— 现 态 ， Qn+1 （ Qn+1 ）— 次态 ，φ— 不定态JK触发器常被用作 缓冲存储器，移位寄存器和计数器。
JK触发器的状态方程为: Qn+1 ＝JQn ＋kQn
J和K是数据输入端，是触发器状态更新的 依据，若J、K有两个或两个以上输入端时，组 成“与”的关系。Q与 为两个互补输出端。通 常把 Q＝0、＝1的状态定为触发器“0”状态； 而把Q＝1，＝0定为“1”状态。
图9.1.2 双JK触 发器引 脚排列