类MIPS单周期处理器.doc

一、实验目的1.了解微处理器的基本结构。

2.掌握哈佛结构的计算机工作原理。

3.学会设计简单的微处理器。

4.了解软件控制硬件工作的基本原理。

二、实验任务利用 HDL 语言，基于 Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS 指令集的单周期类MIPS 处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII 码存入 RAM 的连续内存区域。

（1）支持基本的算术逻辑运算如 add，sub，and ，or，slt ，andi 指令（2）支持基本的内存操作如 lw， sw 指令（3）支持基本的程序控制如 beq，j 指令三、实验过程1、建立工程在ISE 14.7软件中建立名为 Lab1 的工程文件。

芯片系列选择 Artix7, 具体芯片型号选择 XC7A100T,封装类型选择 CSG324,速度信息选择 -1 。

2、分模块设计1)指令存储器 ROM 设计新建 IP core Generator，命名为 irom 。

设定的指令存储器大小为128 字，指令存储器模块在顶层模块中被调用。

输入为指令指针（PC）与时钟信号（clkin），输出为 32 位的机器指令，并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进行相应的处理。

然后制作 COE 文件。

先使用 UltraEdit 编辑代码，代码如下main:addi $2,$0,85sw $2,0($3)addi $2,$0,50sw $2,4($3)addi $2,$0,48sw $2,8($3)addi $2,$0,49sw $2,12($3)addi $2,$0,53#sw $2,16($3)addi $2,$0,49#sw $2,20($3)addi $2,$0,51#sw $2,24($3)addi $2,$0,52#sw $2,28($3)addi $2,$0,54#sw $2,32($3)addi $2,$0,52#sw $2,36($3)j main将其导入 QtSpim 中，选中机器码，加上前缀并将最后一行0x08100009 修改为 0x08000000，代码如下MEMORY_INITIALIZATION_RADIX=16;MEMORY_INITIALIZATION_VECTOR=20020055,ac620000,20020032,ac620004,20020030,ac620008,20020031,ac62000c,20020035,ac620010,20020031,ac620014,20020033,ac620018,20020034,ac62001c,20020036,ac620020,20020034,ac620024,08000000,保存为 .coe 文件，在 ROM 模块里调用。

2)数据存储器 RAM 设计新建 IP core Generator ，命名为 dram 。

数据存储器为RAM 类型的存储器，并且需要独立的读写信号控制。

因此其对外的接口为clk、we、datain 、addr ；输出信号为 dataout 。

当时钟上升沿到来时，如果写信号（we）为真，根据 addr 所表示的地址找到对应的存储单元，并将输入的数据（datain ）写到对应的存储单元中；如果写信号为假，则根据addr 所表示的地址，将对应存储单元的数据送到输出端（ dataout ）。

在本实验中调用 ISE提供的 IP 核进行设计，设定的数据存储器大小为 64 字。

数据存储器模块在顶层模块中被调用。

输入的时钟信号来自于顶层模块的clkin，addr 信号来自于ALU 单元的输出端（对基地址与偏移量执行加操作），datain 来自于寄存器组的第二个数据输出端（Rtdata），而控制信号we则来自于控制器对指令的译码。

输出数据dataout 通过一个选择器（ MUX3 ）决定是否写入到相应的寄存器。

初始化 dram 值： 0x55555555,在以后的仿真过程中可以用于验证是否正确调用3)立即数符号扩展模块设计对于 I 型指令，将指令的低十六位作为立即数符号扩展模块的输入inst[15:0], 如果十六位立即数的最高位（即符号位）为1，则在 inst[15:15]前面补 16 个 1，如果为 0，则在前面补 16 个 0。

然后将符号扩展之后的data[31:0] 通过一个选择器（即 MUX2）输送到 ALU 单元的第二个源操作数输入端（即input2 ）。

代码如下：module signext(input [15:0] inst,output [31:0] data);assign data=inst[15:15]?{16'hffff,inst}:{16'h0000,inst};endmodule4)寄存器组模块该模块的输入为 clk、RegWriteData 、RegWriteAddr 、RegWriteEn、RsAddr、RtAddr 和 reset，输出信号为RsData 和 RtData。

由于 $0 一直输出0，因此当RsAddr、RtAddr 为 0 时，RsData 以及 RtData 必须输出 0，否则输出相应地址寄存器数据。

另外，当 RegWriteEn 信号有效时，数据应该写入 RegWriteAddr 寄存器，并且每次复位时所有寄存器都清零。

寄存器组模块在顶层模块中被调用。

clk 信号来自于顶层模块的clkin，reset 信号来自于顶层模块的reset，RegWriteData 来自于 ALU 单元的运算结果输出端或者是数据存储器的输出端（通过一个选择器MUX3 进行选择），RegWriteAddr 、RsAddr、RtAddr 来自于指令的对应位， RegWriteEn 来自于控制器对指令的译码。

输出信号 Rsdata 与 Rtdata 则分别来自于 Rsaddr 与 Rtaddr 对应的寄存器。

代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];integer i;always @(posedge clk)beginif(!reset)beginif(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)regs[i]=0;regs[31]=32'hffffffff;endendendmodule5)控制器模块控制器输入为指令的opCode 字段，即操作码。

操作码经过主控制单元的译码，给 ALUCtrl、Data Memory 、Registers、Muxs 等部件输出正确的控制信号。

该模块在顶层模块中被调用，输入的opcode 来自于指令的前 6 位，而输出信号 aluSrc、MemToReg 、RegWrite 、MemRead 、MemWrite 、branch 、aluop 和jmp 则是对 6 位 opcode 的译码。

代码如下：module ctr(input [5:0] opCode,output regDst,output aluSrc,output memToReg,output regWrite,output memRead,output memWrite,output branch,output [1:0] aluop,output jmp);reg regDst;reg aluSrc;reg memToReg;reg regWrite;reg memRead;reg memWrite;reg branch;reg[1:0] aluop;reg jmp;always @(opCode) begincase(opCode)6'b000010://jmpbeginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=0;aluop=2'b00;jmp=1;end6'b000000://R beginregDst=1; aluSrc=0; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0; aluop=2'b10; jmp=0;end6'b100011://lw beginregDst=0; aluSrc=1; memToReg=1; regWrite=1; memRead=1; memWrite=0; branch=0; aluop=2'b00; jmp=0;end6'b101011://sw beginregDst=0; aluSrc=1; memToReg=0; regWrite=0; memRead=0; memWrite=1;branch=0;aluop=2'b00;jmp=0;end6'b000100://beq beginregDst=0;aluSrc=0; memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=1;aluop=2'b01;jmp=0;end//6'b001100://andi 6'b001000://andi beginregDst=0;aluSrc=1; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0;//aluop=2'b11; aluop=2'b00;jmp=0;enddefault:beginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=0;aluop=2'b00;jmp=0;endendcaseendendmodule6)运算器 (ALU)模块微处理器支持的 add 、sub、and 、or 和 slt 运算指令，需要利用ALU 单元实现运算，同时数据存储指令sw 和 lw 也需要通过 ALU 单元计算存储器地址，条件跳转指令 beq 需要 ALU 来比较两个寄存器是否相等。