告诉你真正的verilog执行顺序,纠正你的思路偏差

告诉你真正的verilog执行顺序，纠正你的思路偏差

 · 程序执行顺序·

 和C/C++一类编程语言不同，HDL用于电路描述，代表着门电路和触发器的组合。任何时刻，只要上电后，FPGA就等价于一堆数字电路，每个电路按照自己的条件执行，不会因为某个模块放在代码前面，就会先工作。这就需要设计人员，按照每个模块并行工作的思路来调整设计。这给软件开发人员入门带来了难度，但是同时也是FPGA的价值所在，正因为FPGA能够并行执行，所以很多算法和设计可以在低频时钟下高实时性，快速出结果。这是FPGA的优势，也是火起来的一个重要原因，所以希望大家好好去理解。

 同时大家要明白verilog不是不能实现顺序执行，而是实现顺序执行并不像语法那幺直观，最简单的顺序执行方法就是用状态机去控制每一个寄存器的跳变，C/C++编程也可以认为本质上就是大型的一个状态机，verilog要做到那样也只是做成状态机去模拟他的工作。只要是数字电路能够实现的，FPGA都可以做到。

 模块内部的执行顺序比较复杂，优秀的设计中，模块内部是并行工作的，