计算机组成原理第三章总线
计算机组成原理第三章习题课
3
RAM：1K×4位—>1K×8位
D7－D0
D7－D4 RAM1 1K×4 CS CS
D3－D0 RAM2 1K×4 CS
A9－A0 A9－A0
A9－A0
2、字存储容量扩展
• 增加地址线，使得存储器单元数增加 • 连接方式：三组信号线中
– 地址总线和数据总线公用 – 多余的地址线用来片选
1、20位地址，32位字长
（2）由512K×8位的芯片构成，需要多少片 存储器：1M×32位 512K →1M：说明有容量扩展 8位→32位：说明有字长扩展 8 →32 需要： (1M/512K)×(32位/ 8位) ＝ 2×4 ＝8
1、20位地址，32位字长
（3）需要多少位地址作为芯片选择 512K×8位→1M×32位 芯片选择只和地址线相关 512K＝2 512K 219，即有19根地址线 19 1M ＝220，即有20根地址线 多余的一根地址线一定是做片选的 ∴需要1根地址线作为片选
3、16K×8位—>64K×32位
RAM1 RAM2 RAM3 RAM4 CS CS CS CS
字长扩展 16K×8位—>16K×32位
16K×32位 16K×32位 16K×32位
容量扩展 16K×32位—>64K×32位
A15 A14 A13－A0
3、16K×8位—>64K×32位
错误： 1、只看到了A13－A0，缺少A15、A14 2、数据总线、地址总线，一定要标明起止符 号，例如A13－A0， D7－D0 3、三组信号线要全部标明
7. 某机器中，已知配有一个地址空间为(0000—1FFF)16 的ROM区域，现在用一个 用一个SRAM芯片（8K×8位）形 芯片（ × 位 用一个 芯片 成一个16K×16位的 位的RAM区域 区域，起始地址为（2000） 成一个 × 位的 区域 16 。假设SRAM芯片有CS和WE控制端，CPU地址总 线A15-A0 ，数据总线为D15-D0 ，控制信号为R / W （读 / 写），MREQ（当存储器读或写时，该信号 指示地址总线上的地址是有效的）。 分析：一个RAM区，一个ROM区 RAM ROM 其中RAM需要容量扩展 由8K×8位芯片构成1—>16K×16位（容量扩展） 共需要4片芯片，每两片构成8K×16位单元 字长扩展不改变地址分配，容量扩展才会改变
计算机组成原理 系统总线标准 试题
第三章系统总线3．3 例题精选例3．1 为了减轻总线负载且避免多个部件同时占用总线，总线上的部件应具备什么特点? [解] 以CPU片内总线为例，在每个需要将信息送至总线的寄存器输出端接三态门，由三态门的控制端控制什么时刻由哪个寄存器输出。
当控制端无效时，寄存器和总线之间呈高阻状态。
例3．2 画一个具有双向传送功能的总线逻辑框图。
[解] 在总线的两端分别配置三态门，就可使总线具有双向传送功能，如图3．6所示。
3．4．1 选择题1．计算机使用总线结构便于增减外设，同时-------------- （）A．减少了信息传输量B．提高了信息的传输速度C*减少了信息传输线的条数2．计算机使用总线结构的主要优点是便于实现积木化，缺点是A．地址信息、数据信息和控制信息不能同时出现B．地址信息与数据信息不能同时出现C．两种信息源的代码在总线中不能同时传送3．微型计算机中控制总线提供的完整信息是A．存储器和I／0设备的地址码B．所有存储器和I／0设备的时序信号和控制信号C．来自I／0设备和存储器的响应信号D．上述各项E．上述B、C两项F．上述A、B两项4．总线中地址线的作用是A*只用于选择存储器单元B．由设备向主机提供地址C．用于选择指定存储器单元和I／0设备接口电路的地址5．在三种集中式总线控制中，——方式响应时间最快。
A链式查询B．计数器定时查询C．独立请求6．在三种集中式总线控制中，独立请求方式响应时间最快，是以——为代价的。
A．增加处理机的开销B．增加控制线数C．增加处理机的开销和增加控制线数7．所谓三总线结构的计算机是指——A．地址线、数据线和控制线三组传输线B．I／0总线、主存总线和DMA总线三组传输线C．I／0总线、主存总线和系统总线三组传输线8．三种集中式总线控制中，——方式对电路故障最敏感。
A．链式查询B．计数器定时查询C．独立请求9．以下描述PCI总线的基本概念中，正确的是。
A.PCI总线是一个与处理器时钟频率无关的高速外围总线B．PCI总线需要人工方式与系统配置C．系统中只允许有一条PCI总线10．连接计算机与计算机之间的总线属于A．内B．系统C．通信11．在计数器定时查询方式下，若每次计数从上一次计数的终止点开始，则A．设备号小的优先级高B．每个设备使用总线的机会相等C．设备号大的优先级高12．在计数器定时查询方式下，若计数从0开始A．设备号小的优先级高B．每个设备使用总线的机会相等C．设备号大的优先级高总线13．在独立请求方式下，若有N个设备，则A．有一个总线请求信号和一个总线响应信号B．有N个总线请求信号和八个总线响应信号C．有一个总线请求信号和N个总线响应信号14．在链式查询方式下，若有N个设备，则A．有N条总线请求线B.无法确定有几条总线请求线C．只有一条总线请求线15．系统总线中的数据线、地址线和控制线是根据A．总线所处的位置B．总线的传输方向C．总线传输的内容16．总线通信中的同步控制是A．只适合于CPU控制的方式B．由统一时序控制的方式C．只适合于外围设备控制的方式17．在各种异步通信方式中，A．全互锁B．半互锁C．不互锁比．19．在同步通信中，一个总线周期的传输过程是A先传送数据，再传输地址B．先传送地址，再传输数据C．只传输数据20．总线中数据传导和地址信号分别用A．串行传输B．并行传输C．复用传输来划分的。
计算机组成原理第三章
• 通信总线
–是指计算机系统之间或计算机 系统与其他系统（如控制仪表 等）之间的通信传输线。 –IDE、SCSI、USB、RS－232
通信总线
系统总线按传输信息不同分类
据总线是双向的
3.2
• 数据总线 （ DB ）： 用来传输各功能部件之间的数据，数
数据总线的条数称为数据总线宽度。比如，16位总线，指其 数据总线为16根。
数据传输率 (总线带宽)：即单位时间内总线上传输数据的 位数，用MB/s（每秒多少兆字节）表示。 例：总线工作频率33MHz，总线宽度32位，则标准传输 率＝ 33×32/8＝132MB/s。 总线复用：通常地址总线与数据总线在物理上是分开的两种 总线。为提高总线的利用率，将地址总线和数据总线共用一组 物理线，在某一时刻该总线传输地址信号，另一时刻传输数据 信号或命令信号。
3. 总线通信的四种方式
（1）同步通信
3.5
通信双方由统一时标控制数据传送称为同
步通信。
时标通常由CPU的总线控制部件发出，送
到总线上的所有部件；也可以由每个部件各自
的时序发生器发出，但是必须有总线控制部件
发出的时钟信号对它们进行同步。
同步式数据输入传输
T2时刻发出读命令；从 总线上两个部件完 模块按照所指定的地址 T4 时刻开始输入设备不再 CPU 在 T3 时 刻 开 始 ， 成一次完整而可靠 和命令进行一系列内部 一直维持到 向数据总线上传送数据， 的传输时间 主模块在 T1时刻 动作，必须在 T3时刻前 T4时刻， 撤消它对数据总线的驱动， 可以从数据线上获取 发出地址信息 找到CPU所需的数据， 从 T4 起，数据总线呈浮空 信息并送到其内部寄 并送到数据总线上 状态 存器中
计算机组成原理总复习
当真值为负时，原码、补码和反码的表示形式不同，但其符号
位都用“1”表示，而数值部分则是：
• 反码是原码的“每位求反” • 补码是原码的“求反加一”
由于“零”在补码中只有一种表示形式，故补码比原码和反码 可以多表示一个负数。
Computer Engineering Dr. Lin
n+1位定点数的数值范围
主存地址（S+w位） 标志Tag 索引（块地址） 块内字地址 Cache地址（r+w位） Cache的 内容 Tag 字0
块地址
选中1行 字1
块内字地址
选中行内1个字
……
字 n-1
Computer Engineering
Dr. Lin
组相联映射
Cache 0组 0块 1块 0块 1块 共分8组 … 0块 1块
若Cache已满，则按照某种替换策略把该行替换进Cache。
• CPU与Cache之间的数据交换以“字”为单位。
•主存与 Cache之间的数据传输以数据“块”为单位。要求 总线和主存支持多字（块）同时传输。一块由若干个字组 成，块是定长的。
Computer Engineering Dr. Lin
三种地址映射方式
非格式化容量是磁记录表面可以利用的磁化单元总数。
磁道的(非格式化)存储容量=最内层的磁道长度×内层位密度 磁道的(格式化)存储容量 = 扇区容量×每磁道扇区数 磁盘组的存储容量 = 每个磁道的存储容量×柱面数×存储面数
Computer Engineering Dr. Lin
磁盘存储器的寻址时间
磁盘存储器属于直接存取存储器 Direct-Access Storage。 寻址时间包括：寻道时间（找道时间）,等待时间 不同磁道的找道时间不一样。
计算机组成原理唐朔飞完整版
取x 至运算器中 乘以a 在运算器中 加b 在运算器中 乘以x 在运算器中 加c 在运算器中
指令格式举例
1.2
操作码
地址码
取数 000001 存数 加 乘 打印 停机
α 0000001000 β γ δ
[α]
ACC
[ACC] [ACC]+[γ] [ACC]×[δ]
[ ]
β ACC
ACC 打印机
计算 ax2 + bx + c 程序清单
乘积高位
乘数 乘积低位
被除数
除法 余数
商
X 加数 减数 被乘数 除数
① 加法操作过程
1.2
ACC MQ ALU
X
运算器
指令
加
初态 ACC [M]
[ACC]+[X]
M 被加数 X ACC
② 减法操作过程
1.2
ACC MQ ALU
X
运算器
指令
减M
初态 ACC [M]
[ACC]-[X]
被减数 X ACC
1.2
指令和数据存于
指令
主存单元的地址 操作码 地址码
注释
0
000001 0000001000 取数x至ACC
1
000100 0000001001 乘a得ax,存于ACC中
2
000011 0000001010 加b得ax+b ,存于ACC中
3
000100 0000001000 乘x得（ax+b)x,存于ACC中
计算机
存储器 I/O
第３篇 CPU
系统总线
CPU
中央处理器
ALU CU
CPU 内部互连
1-3-4-5计算机组成原理课后习题答案
第一章计算机系统概论习题答案1、答：计算机系统由硬件和软件两大部分组成。
硬件即指计算机的实体部分，它由看得见摸的着的各种电子元器件，各类光电、机设备的实物组成，如主机、外设等。
软件时看不见摸不着的，由人们事先编制成具有各类特殊功能的信息组成，用来充分发挥硬件功能，提高机器工作效率，便于人们使用机器，指挥整个计算机硬件系统工作的程序集合。
软件和硬件都很重要。
2、答：从计算机系统的层次结构来看，它通常可有五个以上的不同级组成，每一个上都能进行程序设计。
由下至上可排序为：第一级微程序机器级，微指令由硬件直接执行；第二级传统机器级，用微程序解释机器指令；第三级操作系统级，一般用机器语言程序解释作业控制语句；第四级汇编语言机器级，这一级由汇编程序支持和执行；第五级高级语言机器级，采用高级语言，由各种高级语言编译程序支持和执行，还可以有第六级应用语言机器级，采用各种面向问题的应用语言。
3、答：机器语言由0、1代码组成，是机器能识别的一种语言。
汇编语言是面向机器的语言，它由一些特殊的符号表示指令，高级语言是面向用户的语言，它是一种接近于数学的语言，直观，通用，与具体机器无关。
4、答：计算机组成是指如何实现计算机体系结构所体现的属性，它包含了许多对程序员来说是透明的硬件细节。
计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，即概念性的结构与功能特性，通常是指用机器语言编程的程序员所看到的传统机器的属性，包括指令集、数据类型、存储器寻址技术、I/O机理等等，大都属于抽象的属性。
5、答：特点是：(1) 计算机由运算器、存储器、控制器和输入设备、输出设备五大部件组成(2) 指令和数据以同等的地位存放于存储器内，并可以按地址寻访(3) 指令和数据均可以用二进制代码表示(4) 指令由操作码和地址码组成，操作码用来表示操作的性质，地址码用来表示操作数所在存储器中的位置(5) 指令在存储器内按顺序存放。
通常，指令是顺序执行的，在特定情况下，可根据运算结果或根据设定的条件改变执行顺序(6) 机器以运算器为中心，输入输出设备与存储器的数据传送通过运算器。
计算机组成原理 课后答案 第三章系统总线
第3章系统总线1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？P41答：总线是连接多个部件共享的信息传输线，是各部件共享的传输介质。
总线传输的特点是：某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接受相同的信息。
为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。
2.总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用,是单向的，还是双向的，他们与机器字长、存储字长、存储单元有何关系？答：总线的分类：（1）按数据传送方式分：并行传输总线和串行传输总线；（2）按总线的使用范围分：计算机总线、测控总线、网络通信总线等；（3）按连接部件分：片内总线、系统总线和通信总线。
系统总线是指CPU、主存、I/O设备（通过I/O接口）各大部件之间的信息传输线。
按系统总线传输信息不同，可分为3类：数据总线、地址总线和控制总线。
（1）数据总线：数据总线是用来传输个功能部件之间的数据信息，它是双向传输总线，其位数与机器字长、存储字长有关，一般为8位、16位或32位。
（2）地址总线：地址总线主要是用来指出数据总线上的源数据或目的数据在主存单元的地址或I/O设备的地址，地址总线上的代码是用来指明CPU欲访问的存储单元或I/O端口的地址，由CPU输出，是单向的，地址线的位数与存储单元的个数有关，如地址线有20根，则对应的存储单元个数为220。
（3）控制总线：控制总线是用来发出各种控制信号的传输线，其传输是单向的。
3.常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明。
答：总线结构通常有单总线结构和多总线结构。
（1）单总线结构是将CPU、主存、I/O设备都挂在一组总线上，允许I/O 设备之间、I/O设备与CPU之间或I/O设备与主存之间直接交换信息。
这种4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。
计算机组成原理——第三章系统总线
计算机组成原理——第三章系统总线3.1 总线的基本概念1. 为什么要⽤总线计算机系统五⼤部件之间的互连⽅式有两种：分散连接——各部件之间使⽤单独的连线总线连接——各部件连到⼀组公共信息传输线上早期的计算机⼤多采⽤分散连接⽅式，内部连线⼗分复杂，尤其当I/O与存储器交换信息时都需要经过运算器，使运算器停⽌运算，严重影响CPU的⼯作效率。
2. 什么是总线总线是连接各个部件的信息传输线，是各个部件共享的传输介质3. 总线上的信息传送串⾏并⾏3.2 总线的分类1. ⽚内总线芯⽚内部的总线CPU芯⽚内部寄存器之间寄存器与算逻单元ALU之间2. 系统总线计算机各部件（CPU、主存、I/O设备）之间的信息传输线按系统总线传输信息不同分为：数据总线——传输各功能部件之间的数据信息双向与机器字长、存储字长有关数据总线宽度——数据总线的位数地址总线——⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址单向（由CPU输出）与存储地址、I/O地址有关地址线位数(2n)与存储单元的个数(n)有关控制总线——⽤来发出各种控制信号的传输线出——中断请求、总线请求⼊——存储器读/写、总线允许、中断确认常见控制信号：时钟：⽤来同步各种操作复位：初始化所有部件总线请求：表⽰某部件需获得总线使⽤权总线允许：表⽰需要获得总线使⽤权的部件已获得了控制权中断请求：表⽰某部件提出中断申请中断响应：表⽰中断请求已被接收存储器写：将数据总线上的数据写⾄存储器的指定地址单元内存储器读：将指定存储单元中的数据读到数据总线上I/O读：从指定的I/O端⼝将数据读到数据总线上I/O写：将数据总线上的数据输出到指定的I/O端⼝内传输响应：表⽰数据已被接收，或已将数据送⾄数据总线上3. 通信总线⽤于计算机系统之间或计算机系统与其它系统（控制仪器、移动通信等）之间的通信通信⽅式：串⾏通信数据在单条1位宽的传输线上，⼀位⼀位地按顺序分时传送。
计算机组成原理第三章部分课后题答案（唐朔飞版）
计算机组成原理第三章部分课后题答案（唐朔飞版）3.2 总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？总线分类方式：·按数据传送方式：并行传输总线、串行传输总线·按总线使用范围：计算机（包括外设）总线、测控总线、网络通信总线·按连接部件：片内总线、系统总线、通信总线系统总线：是指CPU、主存、I/O设备各大部件之间的信息传输线。
系统总线分类：·数据总线：用来传输各功能部件之间的数据信息，双向传输，位数与机器字长、存储字长有关·地址总线：主要用来指出数据总线上的源数据或目的数据在贮存单元的地址或I/O设备的地址，单向传输，位数与存储单元的个数有关，地址线为n根，则存储单元个数有2的n次方·控制总线：用来发出各种控制信号，对任一条控制线而言，为单向传输，对控制总线总体而言，可认为双向传输3.4 为什么要设置总线判优控制？常见的集中式总线控制有几种，各有何特点，哪种方式响应时间最快，哪种方式对电路故障最敏感？总线上的信息传送是由主设备启动的，若多个主设备同时要使用总线，则由总线控制器的判优、仲裁逻辑按一定的优先等级顺序确定哪个主设备使用总线。
集中式总线判优控制的三种方式·链式查询1、只需很少的几根线就能按一定优先次序实现总线控制2、很容易扩充设备3、对电路故障很敏感，且优先级别低的设备可能很难获得请求·计数器定时查询1、计数可以从0开始，此时一旦设备的优先次序被固定，设备的优先级就按0，1，2，…，n的顺序降序排列，且固定不变2、计数也可以从上一次计数的终止点开始，即是一中循环方法，此时设备使用总线的优先级相等3、计数器的初始值还可以有程序设置，故优先次序可任意改变·独立请求方式1、响应速度快2、优先次序灵活（通过程序改变）3、控制线数量多，总线控制更复杂3.5 解释概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期、总线的通信控制。
《计算机组成原理》第三章课后题参考答案
第三章课后习题参考答案1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。
如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）组成64K×32位存储器需存储芯片数为N=（64K/16K）×（32位/8位）=16（片）每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；所以采用分散式刷新方式：设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为tMAXt MAX＝15.5×2－0.5＝30.5 (μS)对全部存储单元刷新一遍所需时间为tRt R＝0.5×128=64 (μS)4．有一个1024K×32位的存储器，由128K×8位DRAM芯片构成。
计算机组成原理唐朔飞PPT 第3章 系统总线教材
ISA EISA …
图文传真
多媒体
高速局域网
高性能图形
8 MHz的16位数据通路
调制解调器
…
3.4 总线结构
3. PCI 总线结构
系统总线
CPU 存储器
PCI 桥
标准总线 33 MHz的32位数据通路 控制器
8 MHz的16位数据通路
PCI 总线
SCSIⅡ 控制器 高性能图形
ISA EISA
图文传真 调制解调器
3.3 总线特性及性能指标
总线标准 ISA(工业标准结构) EISA (扩充、开放) VESA(VL-BUS) (视频电子标准协会) 数据线 16 32 32 总线时钟 8 MHz（独立） 8 MHz（独立） 33 MHz（CPU） 带宽 16 MBps 33 MBps 133 MBps
PCI （外围部件互连）
1. 面向 CPU 的双总线结构框图
中央处理 器 CPU
I/O总线
M 总 线
主存储器 M.M
I/O接口
I/O接口
…
I/O接口
外部 设备1
外部 设备2
…
外部 设备n
3.1 总线的基本概念
2. 单总线结构框图
单总线（系统总线）
I/O接口
I/O接口
…
I/O接口
CPU
M.M
外部 设备1 外部 设备2 … 外部 设备n
BUS
3.3 总线特性及性能指标
二、总线特性
1. 机械特性 2. 电气特性
尺寸 形状
传输方向 和有效的 电平 范围 每根传输线的 功能 信号的 时序 关系
3. 功能特性
4. 时间特性
地址 数据 控制
计算机组成原理课后答案(唐朔飞第二版)
第一章计算机系统概论1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3计算机系统：由计算机硬件系统和软件系统组成的综合体。
计算机硬件：指计算机中的电子线路和物理装置。
计算机软件：计算机运行所需的程序及相关资料。
硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。
5. 冯•诺依曼计算机的特点是什么？解：冯•诺依曼计算机的特点是：P8●计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；●指令和数据以同同等地位存放于存储器内，并可以按地址访问；●指令和数据均用二进制表示；●指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；●指令在存储器中顺序存放，通常自动顺序取出执行；●机器以运算器为中心（原始冯•诺依曼机）。
7. 解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。
解：P9-10主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。
CPU：中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；（早期的运算器和控制器不在同一芯片上，现在的CPU内除含有运算器和控制器外还集成了CACHE）。
主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。
存储单元：可存放一个机器字并具有特定存储地址的存储单位。
存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。
存储字：一个存储单元所存二进制代码的逻辑单位。
存储字长：一个存储单元所存二进制代码的位数。
存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。
机器字长：指CPU一次能处理的二进制数据的位数，通常与CPU的寄存器位数有关。
指令字长：一条指令的二进制代码位数。
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第3章系统总线一、选择题1．在系统总线的数据线上，不可能传输的是（）。
[2011年统考]A．指令B．操作数C．握手（应答）信号D．中断类信号【答案】C【解析】A项：当执行取指令操作时，将MAR所指的主存单元中的内容（指令）经数据总线读到MDR，故A项正确。
B项：操作数肯定可以通过数据线传输，故B项正确。
其实不仅仅是操作数，地址也有可能通过数据总线传输。
例如，在间址周期中，将取得的有效地址通过数据总线读到C项：握手（应答）信号必须在通信总线中传输，故C项错误。
D项：中断类型号在I/O总线的数据线上传输，故D项正确。
2．下列选项中，在I/O总线的数据线上传输的信息包括（）。
[2012年统考]Ⅰ．I/O接口中的命令字Ⅱ．I/O接口中的状态字Ⅲ．中断类型号A．仅Ⅰ、ⅡB．仅Ⅰ、ⅢC．仅Ⅱ、ⅢD．Ⅰ、Ⅱ、Ⅲ【答案】D【解析】在程序查询方式中，向I/O接口发出的命令字和从I/O接口取回的状态字，以及中断方式中的中断类型号（确定相应的中断向量）都是通过I/O总线的数据线传输的。
3．假设某系统总线在一个总线周期中并行传输4B信息，一个总线周期占用两个时钟周期，总线时钟频率为10MHz，则总线带宽是（）。
[2009年统考]A．10MB/sB．20MB/sC．40MB/sD．80MB/s【答案】B【解析】总线带宽是指单位时间内总线上可传输数据的位数，通常用每秒钟传送信息的字节数来衡量，单位可用字节/秒（B/s）表示。
根据题意可知，在两个时钟周期内传输了4B 的信息。
时钟周期=1/（10MHz）=0.1µs，也就是每0.2µs可以传输4B的信息，故每秒可以传输的信息数为4B/（0.2）us=4B/0.2×10-6s=20MB/s。
也可以通过公式求得总线工作频率。
针对此题，由于一个总线周期占用两个时钟周期，所以总线工作频率=总线时钟频率/2=5MHz，于是可以求得总线带宽=总线工作频率×总线宽度=5MHz×4B=20MB/s。
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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3.3 总线特性及性能指 标
1.PCI总线特点 (1)传输速率：高最大数据传输率为133MB/s，当数据宽度 升级到64位，数据传输率可达266MB/s。这是其他总线难 以比拟的。它大大缓解了数据I/O瓶颈，使高性能CPU的功 能得以充分发挥，适应高速设备数据传输的需要。 (2)多总线共存：采用PCI总线可在一个系统中让多种总线 共存，容纳不同速度的设备一起工作。通过HOST-PCI桥接 组件芯片，使CPU总线和PCI总线桥接；通过PCI-ISA/EISA 桥接组件芯片，将PCI总线与ISA/EISA总线桥接，构成一个 分层次的多总线系统。高速设备从ISA/EISA总线卸下来， 移到PCI总线上，低速设备仍可挂在ISA/EISA总线上，继承 原有资源，扩大了系统的兼容性。
总 线 标 准
ISA EISA VL-BUS PCI AGP RS-232 USB
3.3 总线特性及性能指 标
（一）、ISA总线 ISA为工业标准总线，是IBM公司为其生产的PC系列微 机制定的总线标准。16位ISA总线信号包括数据线16根、 地址线24根，支持16级中断和7个DMA通道。ISA总线的最 大传输率为5MB/S。
（二）、EISA总线 是1989年，Compaq,HP,AST,Epson,NEC等九家公司联 合推出的一个32位总线标准，他保持了与ISA的完全兼容。 EISA总线支持CPU、DMA设备和总线主设备对存储器的32位 地址寻址，16位或32位数据传送宽度。 EISA总线虽有很多改进，但比较复杂，而且随着人们 对视频显示要求的不断提高，使得总线的传输率不能满足 要求，于是出现了局部总线。
第三章
系统总线
3.1 总线的基本概念 3.2 总线的分类 3.3 总线特性及性能指标
3.4 总线结构
3.5 总线控制
一、总线的概念 二、特点
3.1 念
总线的基本概
是连接计算机各功能部件的信息传输线，是各个部件共享的传 输线。 在任何时刻，只可以有一个部件向总线上发送信息，但却可以 有一个或多个部件同时接收信息。控制向总线发送信息通常用带有 高阻态输的选通门实现。
PCI-ISA/EISA总线桥 ISA或EISA总线 ISA或EISA 设备 ISA或EISA 设备
PCI总线有三种桥：HOST桥，PCI / PCI桥，PCI / ISA或EISA桥。 1.它连接两条总线，使总线间相互通信。 2.桥是一个总线转换部件，可以把一条总线的地址空间映射到另一 条总线的地址空间上，从而使系统中任意一个总线主设备都能 看到同样的一份地址表。 3.利用桥可以实现总3. PCI 总线结构
系统总线
CPU
3.4 构
总线结
存储器
PCI 桥
标准总线 33 MHz的32位数据通路 控制器
8 MHz的16位数据通路
PCI 总线
SCSIⅡ 控制器 高性能图形
ISA EISA
图文传真 调制解调器
多媒体
高速局域网
4. 多层 PCI 总线结构
CPU 存储器总线 桥0 桥4
…
2. 三总线结构
3.4 构
总线结
CPU
I/O总线
主存总线
主存 I/O接口 I/O接口 … I/O接口
DMA总线
高速外设 设备1
…
设备n
3. 三总线结构的又一形式
局部总线
CPU 主存 局部I/O控制器
3.4 构
总线结
Cache
系统总线
局域网
SCSI
扩展总线接口
Modem
串行接口
扩展总线
4. 四总线结构
并行通信总线
3.3 总线特性及性能指 标
一、总线物理实现
CPU 插件板 M.M 插件板 I/O 插件板
BUS
3.3 总线特性及性能指 标
二、总线特性
1. 机械特性
尺寸 形状
2. 电气特性
3. 功能特性 4. 时间特性
传输方向 和有效的 电平 范围 地址 数据 控制
每根传输线的 功能
信号的 时序 关系
3.5 制
总线控
4. 独立请求方式
总 线 控 制 部 件
3.5 制
BG-总线同意 BR-总线请求
BGn BRn BG1
总线控
数据线 地址线
BR1
BG0 BR0
I/O接口0
排队器
I/O接口1 … I/O接口n
3.5 制
总线控
• 每一个共享总线的设备均有一对总线请求线BRi和 总线授权线BGi。当设备要求使用总线时，便发出 该设备的请求信号。中央仲裁器中的排队电路决 定首先响应哪个设备的请求，给设备以授权信号 BGi。 • 独立请求方式的优点：响应时间快，确定优 先响应的设备所花费的时间少，用不着一个设备 接一个设备地查询。其次，对优先次序的控制相 当灵活，可以预先固定也可以通过程序来改变优 先次序；还可以用屏蔽(禁止)某个请求的办法， 不响应来自无效设备的请求。
二、总线通信控制
3.5 制
总线控
1. 目的 解决通信双方 协调配合 问题 2. 总线传输周期
总线周期：通过总线完成一次内存读写操作或完成 一次输入输出设备的读写操作所必需的时间。 总线周期类型 依据操作性质可以有4种类型：内存读周期、内 存写周期、I/O读周期、I/O写周期。
三、总线的性能指标
1. 总线宽度
3.3 总线特性及性能指 标
数据线 的根数 每秒传输的最大字节数（MB／s）
2. 标准传输率
4. 总线复用 5. 信号线数 7. 其他指标
3. 时钟同步/异步 同步、不同步
地址线 与 数据线 复用
地址线、数据线和控制线的 总和
6. 总线控制方式 并发、自动、仲裁、逻辑、计数
3.3 总线特性及性能指 标
PCI总线标准所定义的信号线通常分成必需的和可选 的两大类。其信号线数有：必需信号线：主控设备49条， 目标设备47条。可选信号线：51条（主要用于64位扩展、 中断请求、高速缓存支持等）。信号线总数：120条（包 括电源线、地线、保留引脚等）。 主设备是指取得了总线控制权的设备，而被主设备选 中以进行数据交换的设备称为从设备或目标设备。作为主 设备需要49条信号线，若作为目标设备，则需要47条信号 线，可选的信号线有51条。利用这些信号线便可以传输数 据、地址，实现接口控制、仲裁及系统的功能。
CPU
SCSI
3.4 构
总线结
主存
局部总线
图形
Cache/桥
多媒体
系统总线
局域网
高速总线
FAX 扩展总线接口
调制解调器
串行接口
扩展总线
三、总线结构举例
1. 传统微型机总线结构
CPU
33 MHz32位数据通路
3.4 构
总线结
系统总线
主存控制器 存储器
标准总线控制器 SCSI II 控制器
8 MHz16位数据通路
集中式
计数器定时查询
独立请求方式
• 总线判优控制
分布式
2. 链式查询方式
3.5 制
BS -总线忙 BR-总线请求 BG-总线同意
总线控
数据线 地址线
总 线 控 制 部 件
BS BR
I/O接口0 BG
I/O接口1
…
I/O接口n
…
3.5 制
总线控
总线控制器使用三根控制线与所有部件相连,它们 是“总线请求”、“总线可用”、“总线忙”。与总线 相连的所有部件经公共的“总线请求线”发出申请。只 有在“总线可用”信号未建立时,“总线请求”才能被总 线控制器响应,并送出“总线可用”回答信号,串行地通 过每个部件。如果某个部件接收到“总线可用”信号, 但没有“总线请求”,则将该信号传给下一个部件,否则, 停止传送。该部件建立“总线忙”信号。去除“总线请 求”之后,即可进行数据的传送。“总线忙”信号维持 “总线可用”信号。“总线忙”在数据传送完后撤 消,“总线可用”信号也随之去除。可以看出,其优先次 序是由“总线可用”线所接部件的位置决定的，离总线 控制器越近的部件其优先权越高。
3. 计数器定时查询方式
3.5 制
BS -总线忙 BR-总线请求
总线控
数据线 地址线
1 0
计数器
总 线 控 制 部 件
设备地址
BS BR
I/O接口0
I/O接口1
…
I/O接口n
•
总线上的任一设备要求使用总线时，通过BR线 发出总线请求。中央仲裁器接到请求信号以后，在 BS线为“0”的情况下让计数器开始计数，计数值通 过一组地址线发向各设备。每个设备接口都有一个 设备地址判别电路，当地址线上的计数值与请求总 线的设备地址相一致时，该设备 置“1”BS线，获 得了总线使用权，此时中止计数查询。 • 每次计数可以从“0”开始，也可以从中止点开 始。如果从“0”开始，各设备的优先次序与链式查 询法相同，优先级的顺序是固定的。如果从中止点 开始，则每个设备使用总线的优先级相等。 • 计数器的初值也可用程序来设置，这可以方便 地改变优先次序，但这种灵活性是以增加线数为代 价的
I/O接口 …
I/O接口
CPU
M.M
外部 设备1 外部 设备2 … 外部 设备n
3.1 总线的基本概 念 3. 以存储器为中心的双总线结构框图
系统总线
I/O接口
…
I/O接口
CPU
存储总线
M.M
外部 设备1 … 外部 设备n
3.2 总线的分类
1.片内总线
芯片内部 的总线
2.系统总线
数据总线 地址总线
三、总线上信息的传送
串行
并行
四、总线结构计算机举例
3.1 念
总线的基本概
1. 面向 CPU 的双总线结构框图