硬件电路设计具体

2系统方案设计

2.1 数字示波器的工作原理

图2.1 数字示波器显示原理

数字示波器的工作原理可以用图2.1 来描述，当输入被测信号从无源探头进入到数字示波器，首先通过的是示波器的信号调理模块，由于后续的A/D模数转换器对其测量电压有一个规定的量程范围，所以，示波器的信号调理模块就是负责对输入信号的预先处理，通过放大器放大或者通过衰减网络衰减到一定合适的幅度，然后才进入A/D转换器。在这一阶段，微控制器可设置放大和衰减的倍数来让用户选择调整信号的幅度和位置范围。

在A/D采样模块阶段，信号实时在离散点采样，采样位置的信号电压转换为数字值，而这些数字值成为采样点。该处理过程称为信号数字化。A/D采样的采样时钟决定了ADC采样的频度。该速率被称为采样速率，表示为样值每秒（S/s）。A/D模数转换器最终将输入信号转换为二进制数据，传送给捕获存储区。

因为处理器的速度跟不上高速A/D模数转换器的转换速度，所以在两者之间需要添加一个高速缓存，明显，这里捕获存储区就是充当高速缓存的角色。来自ADC的采样点存储在捕获存储区，叫做波形点。几个采样点可以组成一个波形点，波形点共同组成一条波形记录，创建一条波形记录的波形点的数量称为记录长度。捕获存储区内部还应包括一个触发系统，触发系统决定记录的起始和终止点。

被测的模拟信号在显示之前要通过微处理器的处理，微处理器处理信号，包括获取信号的电压峰峰值、有效值、周期、频率、上升时间、相位、延迟、占空比、均方值等信息，然后调整显示运行。最后，信号通过显示器的显存显示在屏幕上。

2.2 数字示波器的重要技术指标

（1）频带宽度

当示波器输入不同频率的等幅正弦信号时，屏幕上显示的信号幅度下降3dB 所对应的输入信号上、下限频率之差，称为示波器的频带宽度，单位为MHz或GHz。

（2）采样速率：

采样速率是指单位时间内在不连续的时间点上获取模拟输入量并进行量化的次数，也称数字化速率，单位用Sa/s （ Sampling/s ）表示。

用每秒钟完成的AD 转换的最高次数来衡量。常以频率来表示，取样速率越高，反应仪器捕捉高频或快速信号的能力愈强。取样速率主要由AD 转换速率来决定。数字存储示波器的测量时刻的实时取样速率可根据被测信号所设定的扫描时间因数(即扫描一格所用的时间)来推算。其推算公式为

d i v t N f /

（1）

式中，N 为每格的取样点数，t 为扫描时间因数。

在进行信号数字化的时候为保持足够的信号细节，就要求采样时钟的频率至少应为信号本身所包含的最高频率的两倍。这个要求通常成为香农采样定理或者乃奎斯特定律。

然而，为了避免混叠现象和较好的再现所测信号的波形，示波器的采样率一般需要达到被测信号频率的10倍甚至20倍以上。如此的话，在不少情况下，就会存在显示点数不够的问题，例如用采样率为500MS/s 的示波器观测100MHz 的正弦信号，则每个周期上只显示5个采样点，观测效果较差。

(3)分辨率

分辨率指示示波器能分辨的最小电压增量，即量化的最小单元。它包括垂直电压灵敏度(电压分辨率)和水平时间灵敏度 (时间分辨率)。垂直电压灵敏度与AD 转换的分辨率相对应，常以屏幕每格的分级数(级/div)或百分数来表示。水平时间灵敏度由取样速率和存储器的容量决定，常以屏幕每格含多少个取样点或用百分数来表示。取样速率决定了两个点之间的时间间隔，存储容量决定了一屏内包含的点数。一般示波管屏幕上的坐标刻度为8*10div(即屏幕垂直显示格为8格，水平显示格为10格)，如果采用8位的AD 转换器(256级)，则垂直分辨率表示为32级/div ，或用百分数来表示为1/256=0.39%：如果采用容量为1k 的RAM ，则水平分辨率为1024/10=100点/div 。

(4)存储容量

存储容量又称记录长度，它由采集存储器(主存储器)最大存储容量来表示，常以字为单位。数字存储器常采用256，512，1K 等容量的高速半导体存储器。

2.3 系统方案论证与比较

方案一：采用80C51单片机为控制核心，其系统框图如图1-1所示。对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D 转换将模拟

信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控制将数据送至D/A输出。

图1-1 方案一系统框图

这种方案结构较为简洁，但很明显，A/D的最高采样速度达1MHz，由普通单片机直接处理这样速率的数据难以胜任，采用高档单片机甚至采用DSP芯片，成本偏高不说，还将大大增加开发的难度。而且目前常用的外接RAM芯片时钟周期一般为40MHz～50MHz，难以达到高速数据存储的要求。

方案二：用FPGA可编程逻辑器件作为控制及数据处理的核心，利用FPGA 的层次化存储器系统结构，使用FPGA内部集成的基本逻辑功能块配置成双端口同步RAM

对采集信号进行存储，完成设计指标。其系统框图如图2所示。

由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控

制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块

都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可

靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理，而且使

用FPGA内部存储模块完成输入信号的量化存储，在存储速度上有着外接RAM

无法比拟的优势。

方案三：以Cortex-M3内核的STM32为主控制器的方案如下面图1-3所示：

图1-3 方案三系统框图

微处理器采用意法半导体的32位处理器STM32F103VET6,其内部是ARM 公司Cortex-M3内核，工作主频最高可达72MHz,再在其上面移植开源的实时操作系统µC/OS-II系统，确保系统的实时性和稳定性。由于高速A/D转换器的速度太快，STM32处理数据的速度跟不上，所以在中间加入FIFO高速缓存器。利用STM32内部自带的FSMC(灵活的静态存储器控制器)来控制TFT液晶屏刷新波形，可实现更高频率的信号的波形刷新和显示。此为，利用STM32的高级定时器可输出高达12MHz的时钟，可以作为高速A/D转换器的采样时钟和FIFO 存储器的控制时钟，从而避免了一大堆由有源晶振和数字芯片组成的时钟电路。

方案比较：

方案一虽然简单，但是51单片机处理能力有限，无法实现数字示波器的基本指标；

方案二采用FPGA虽然能深入开发数字示波器，然而，其成本偏高，即使加入SOPC软核，其软件压力也很大。

方案三是能够实现嵌入式数字示波器基本指标的良好方案，器件成本不高，实时操作系统µC/OS-II 简化编程，提供系统实时性和稳定性。

因此，本设计最终选择方案三开展设计。

2.4 系统性能指标设计

由于STM32处理数据的能力比较有限，加之一般应用中波形存储和频率分析用处不大，所以在这里，系统并没有做这两个部分的功能实现。虽然系统所用的A/D转换器ADS830的最高采样频率可达60MHz，然而，其时钟信号是STM32的定时器产生的，最高只能输出12MHz，所以这里设计的最高实时采样率为12MHz，然而，由于程序中加入了内插算法，所以最高输入信号的频率仍然可以高达1MHz，基本可以满足一般应用需求。