第七章集成电路版图设计
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路CAD版图设计PPT课件
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
集成电路版图设计
《集成电路版图设计》课内实验学院：信息学院专业班级：学号：学生姓名：指导教师：模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。
通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。
因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。
但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中，我们一直会面临匹配技术降低寄生参数技术熟悉电路作用（功能，频率）电流密度的计算（大电流和小电流的电流路径以及电流流向）等这些基本，它们也是最重要的问题。
版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程：阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺：Cmos（p阱）工艺：版图设计经验总结：1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
《集成电路版图设计》课件
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
集成电路版图设计与TannerEDA工具的使用图文 (7)
第7章 Tanner的S-Edit电路图编辑器
7.1 S-Edit电路图编辑器简介 7.2 电路图的设计 7.3 电路设计图的查看、绘制和编辑 7.4 电路图的连接关系 7.5 网表和仿真 7.6 实例 7.7 创建符号视图 习题
第7章 Tanner的S-Edit电路图编辑器
第7章 Tanner的S-Edit电路图编辑器
3. 绘制线条 绘制线条的方法是：首先选中工具栏中画线形的图标 “ ”，然后点击鼠标左键在工作区域确定线条起始点的 位置，然后移动光标到多边形第二个顶点的位置，并点击鼠 标左键确定。重复上述步骤确定后面的顶点位置，最后一个 顶点位置确定好后，点击鼠标右键即结束绘图。在结束绘图 之前，如果上一个顶点的位置需要取消，点击鼠标中键就可 以了。线条顶点的个数可以是任意个。 需要特别注意的是，此处的线条只是一条线，不具有任 何电气属性。
7.2.2 S-Edit中的库
载入一个已经存在的设计时，该设计所参考的所有的库 都会同时被载入，并出现在库导航界面中。当创建一个新的 设计或参考一个当前没有打开的库中的元件时，需要明确载 入设计库。
载入设计库的方法是：选择命令File→Open→Add Library，或直接点击库导航界面中的Add按钮，出现如图7.4 所示的Add Library对话框，选择好需要的库，然后点击确认 键(OK)就可以了。
第7章 Tanner的S-Edit电路图编辑器
图7.2 设置对话框
第7章 Tanner的S-Edit电路图编辑器
7.2 电路图的设计
7.2.1 S-Edit中的设计
在电路图编辑器的菜单栏中，可选择文件(File)菜单项， 在文件菜单下拉列表中选择新建(New)子菜单。其中有两个 选项：新建设计(New Design)和新建文件(New File)。新建设 计指的是新建一个电路图，而新建文件指的是新建一个文本 文件。在Tanner S-Edit较早的版本中，File下的New子菜单就 是指新建一个设计。
集成电路版图设计
《集成电路版图设计》学院：_____________ 专业班级：_____________ 学号：_____________ 学生姓名：_____________ 指导教师：_____________摘要什么是集成电路？把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。
什么是集成电路设计？根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。
《集成电路版图设计》基于Cadence软件的集成电路版图设计原理、编辑和验证的方法。
本次实验是基于Cadence版图设计软件平台，采用L50C7工艺库，设计一个运算放大器，并且，为了防止电路中各元件间产生闩锁效应，在实际生产流片中每个元件都应该添加保护环，以防止各元件间电流之间产生各种影响。
并且增加电路的稳定性和可靠性。
电路的验证采用的是Calibre验证工具，对电路版图进行了DRC验证和LVS验证。
关键词：Calibre，运算放大器目录一、电路设计流程 (1)二、版图的制作流程 (2)三、二级运算放大器的原理图 (3)四、器件尺寸的计算 (4)五、二级运算放大器原理图 (5)六、二级运算放大器版图 (9)心得体会 (11)参考文献 (12)一、电路设计流程设计规范行为级描述RTL描述（HDL）功能验证与测试逻辑组合门级网表逻辑验证与测试布局布线画物理版图版图验证生产设计规范是为了确定电路要应用的工艺，和所需要的指标。
这些指标包括：电源电压、功耗、增益、带宽、失真、噪声、输入输出动态范围、电路面积等。
行为级描述是实现系统功能所必须的编辑。
然后实行RTL描述，功能验证和测试，进行对错误的排除，再设计逻辑组合和门级网表，验证这些组合和网表是否正确，所有都正确了后进行布局布线，画出版图，再验证版图的准确性，就可以进行流片生产。
集成电路的版图设计
27
2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中，基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然，在这种方法所规定的规则 中，对于一个设计级别，就要有一整套数字， 因而显得烦琐。但由于各尺寸可相对独立地选 择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
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MOS集成电路的版图设计规则
基本的设计规则图解
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10
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12
13
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p.333
16
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18
19
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MK1
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24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此， 铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠， 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝 条本身也要引入串连电阻，因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交，在不可避免的交叉线时，可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距，也可从电阻上穿过，但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式，因为扩散条不仅带来附加 电阻和寄生电容，同时还占据一定面积。 46
集成电路版图设计-59页PPT资料
3.5 dracula验证流程
• 使用Dracula 和Diva 的第一步是编写与自己的工艺一致 的命令文件，包括DRC、 ERC、 LVS、 LPE 文件。
3.6 dracula验证流程
3.7 dracula验证流程
3.8 参考及帮助
• 与版图验证有关的在线文档主要有以下 几个。InQuery 是用来显示验证结果的：
版图设计师的工作是将所设计的电路转换为图形描述格 式，即设计工艺过程需要的各种各样的掩膜版，定义这 些掩膜版几何图形的过程即Layout；
层次化、模块化的布局方式可提高布局的效率；
1.1 人工版图设计必要性
• 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计
1.14电源线
1.15 掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
第二部分 Cadence版图设计工具 Virtuoso Layout Editor 介绍
2.1 版图规划与步骤
• 版图设计通常包括：模块化分；模块布局 (Pin的位置 和方向)；器件的布局和连接；块之间连结；I/O的位置 和连接
• 显示对于版图设计也很重要因此一定要有自己 的显示文件display.drf
2.4启动
• 启动版图大师的指令有： • Icfb：Full IC design environment • LayoutPlus: layout editor+diva • Layout: layout editor • 通过上述方法启动版图大师后，就会出
2.24 Layout (Design) Rules (VI)
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路版图设计与工具
第7章集成电路版图设计• 版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
• 集成电路制造厂家根据这些信息来制造掩膜。
根据复杂程度，不同工艺需要的一套掩膜可能有几到几十层。
一层掩膜对应一种工艺制造中的一道或数道工艺。
掩膜上的图形对应着芯片上器件或连接物理层的尺寸。
因此，版图上的几何尺寸与芯片上物理层尺寸直接相关。
• 由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
因此不同的工艺，就有不同的设计规则。
1• 版图设计准则：—匹配—抗干扰—寄生的优化—可靠性• 设计者只有得到了厂家提供的规则以后，才能开始设计。
严格遵守设计规则可以极大的避免由于短路、断路造成的电路失效、容差及寄生效应引起的性能恶化。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能。
2集成电路版图设计与工具7.1 7.2工艺流程版图几何设计规则7.3 7.4 7.5 7.6 7.7版图图元版图设计准则电学设计规则与布线芯片的版图布局版图设计的注意事项37.1工艺流程版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。
芯片制造时所需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”、“取反”）获得。
4沟道长/ m 金属布线层数多晶硅布线层数电源电压/v 阈值电压31级环形振荡器频率/MHz 0.3532 3.3W/LNMOS PMOS 196.170.6/0.40.54-0.773.6/0.40.58-0.76TSMC 的0.35μmCMOS 基本特征沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数MOSIS 对应TSMC 0.35 mCMOS 工艺定义的全部工艺层5上华0.6um DPDM CMOS 工艺拓扑设计N-wellactive P+ implantN+ implant poly1metal1contactviametal2poly2High Resistor• 芯片加工：从版图到裸片制加7.2版图几何设计规则版工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？6所设计的版图：7加工后得到的实际芯片集成电路的制造必然受到工艺技术水平的限制和器件物理参数的制约。
第七章集成电路版图设计
Electrode
Metal1 Via1 Metal2 Via2 Metal3 Glass
56
49 50 51 61 62 52
CEL
CMF CVA CMS CVS CMT COG
第二层多晶硅
第一层金属 连接第一与第二层金属的接触孔 第二层金属 连接第二与第三层金属的接触孔 第三层金属 钝化玻璃
新加坡Chartered 0.35mCMOS工艺定义的全部工艺层
(extension)
Y
X
(a)
(b)
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
P_l\plus_sele ct/N_plu s_select
X
Electrode
Contact
Metal1
Metal2
Metal3
N_well
Active
Via1
Via2
Poly
Y
N_well Active
18
6 3 1 3 3 2 2 2 2 15 15 2 2 2 3 3 2 3 2 15 15 3 4 3 3 3
3. 最小交叠(min Overlap)
交迭有两种形式：
a) 一 几 何 图 形 内 边 界 到 另 一 图 形 的 内 边 界 长 度
(overlap)
b) 一 几 何 图 形 外 边 界 到 另 一 图 形 的 内 边 界 长 度
TSMC_0.35m CMOS工艺中各版图层的线条最小宽度
层 (layer) N阱(N_well) 扩散层(P_plus_select/N_plus_select) 最小宽度(minWidth) 单位：lambda=0.2m 12 2
多晶硅(Poly) 有源层(Active)
集成电路工艺和版图设计参考ppt课件
微电子制造工艺
23.02.2024
Jian Fang
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认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
23.02.2024
Jian Fang
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认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Process Specialties has developed the world's first production 300mm Nitride system! We began processing 300mm LPCVD Silicon Nitride in May of 1997.
23.02.2024
Jian Fang
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认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Currently our PS300A and PS300B diffusion tools are capable of running both 200mm & 300mm wafers. We can even process the two sizes in the same furnace load without suffering any uniformity problems! (Thermal Oxide Only)
集成电路版图设计
library，如何用避免Latch Up…等 4. SPICE Parameters：SPICE的参数。一般还有分是那一种 SPICE的
Ohm/sq, 133 Ohm/sq) n M1-M5 (78 mOhm/sq) Thick-
top-metal (18 mOhm/sq)
MMetaelt-a-2l2
IMD-2
WW
MMeetatal -l1 WW
A-Si
PSD
VTP PAPT Nwell
IMD-1
ILD
PSD
PSD
WW
WW
WW
WW
WW
参数。这些参数大致分为 (1) 基本 (Typical)；(2) 最快 (Fast) 及 (3) 最慢 (Slow)。 5. Package：可用的包装及Pin Count。 6. Area：每一个Die的最大容许面积。 7. Testing：测试方法 8. 其它：如温度系数，片电阻 (Sheet resistance) 系数，Tape out 的流程…等。
版图设计概述
• 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化 成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定 义等有关器件的所有物理信息。
• 集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的 规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。
• 集成电路的制造必然受到工艺技术水平的限制，受到器件物理 参数的制约，为了保证器件正确工作和提高芯片的成品率，要 求设计者在版图设计时遵循一定的设计规则，这些设计规则直 接由流片厂家提供。
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第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则
7.6 版图设计
7.7 版图检查
7.8 版图数据提交
3
选择工艺流程需要考虑的因素
选择某一家公司的某一工艺来实现我们所设计的IC，除了Design Rules外尚会包含下列资料。 1. 工艺参数：如每一层的厚度，深度…等。 2. 工艺流程：如每一步骤所需的时间。 3. 设计指导 (Design guide)：如告诉你如何加contact，如何用 library，如何用避免Latch Up…等 4. SPICE Parameters：SPICE的参数。一般还有分是那一种 SPICE的 参数。这些参数大致分为 (1) 基本 (Typical)；(2) 最快 (Fast) 及 (3) 最慢 (Slow)。 5. Package：可用的包装及Pin Count。 6. Area：每一个Die的最大容许面积。 7. Testing：测试方法 8. 其它：如温度系数，片电阻 (Sheet resistance) 系数，Tape out 的流程…等。
W W IMD -5
W W
substrate noise
n MIM capacitor(1fF/um^2) n Thick-top-metal for inductor
IMD -4
W W
W W
IMD -3
WW Metal-3 Metal -3 W W W W W W
n 6 Metal 1 Poly
n Polycide resistor(7.5 Ohm/sq) n High N/P implant resistor(59
TSMC的0.35μm CMOS工艺是MOSIS 1998年以来提供服务的深 亚微米工艺，以下简要介绍利用该工艺的技术文件进行芯片设计 的流程。
金属布线层及其性能参数
TSMC的0.35m沟道尺寸和对应的电源电压、电路布局图中金属 布线层及其性能参数见表。
沟道长 金属布 (μm) 线层数
多晶 硅布 线层 数 2
版图设计流程
设计规则检查DRC Design Rule Check
电气规则检查ERC Electrical Rule Check
版图与线路图比较程 序Layout Versus Schematic（LVS） 版图寄生参数提取 LPE Layout Parameter Extraction 寄生电阻提取PRE Parasitic Resistance Extraction
49
50 51 61 62 52
CMF
CVA CMS CVS CMT COG
第一层金属
连接第一与第二层金属的接触孔 第二层金属 连接第二与第三层金属的接触孔 第三层金属 钝化玻璃
新加坡Chartered 0.35mCMOS工艺定义的全部工艺层
0.18 0.18 um umprocess processStructure Structure
版图设计概述
• 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化
成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定 义等有关器件的所有物理信息。 • 集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的 规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。 • 设计者只有得到了厂家提供的规则以后，才能开始设计。 • 版图在设计的过程中要进行定期的检查，避免错误的积累而导 致难以修改。 • 很多集成电路的设计软件都有设计版图的功能，Cadence 的 Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。
N_well
Active P_plus_select N_plus_select Poly Electrode
42
43 44 45 46 56
CWN
CAA CSP CSN CPG CEL
N阱
有源层 P型扩散 N型扩散 多晶硅 第二层多晶硅
Metal1
Via1 Metal2 Via2 Metal3 Glass
7.1 工艺流程定义
设计规则是以晶圆厂实际制造过程为基准，经过实际验证过 的一整套参数，是进行版图设计必须遵守的规则，版图设计是否 符合设计规则是流片是否成功的一个关键。每一家公司的Design Rules并不相同，同一公司不同Process其Design Rules也会不相同， 即使是同一公司同一Process，其Design Rules也会Upgrade。 以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例，我 们给出从工艺文件出发到设计出版图的途径。
-2 Metal-2 Metal W W Metal-1 Metal -1 W W
A-Si
PSD PSD
IMD -2 W W
IMD -1
W W
Ohm/sq, 133 Ohm/sq)
n M1-M5 (78 mOhm/sq) Thicktop-metal (18 mOhm/sq)
ILD
PSDWBiblioteka WNSD电源 电压 (V) 3.3
W/L
阀值电压 （V）
NMOS PMOS
31级环 行振荡 器频率 (MHz) 196.17
0.35
3
0.6/0.40 0.54 -0.77 3.6/0.40 0.58 -0.76
MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层
层名 Contact 层号(GDSII) 25 对应的CIF名称 CCC 说明 接触孔
0.18m 制程结构
n Feature size L=0.18um
n VDD 1.8V/2.5V n Deep NWELL to reduce
Metal-6 Metal -6 W W Metal-5 Metal_5 W W Metal4 Metal 4
Passivation PESiN HDP oxide
W W
NSD
W W
Poly
NSD
VTP PAPT Nwell
Trench oxide
NAPT Pwell
P Substrate
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第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则
7.6 版图设计