数字电子钟电路设计汇总

目录

1.课程设计目的 (2)

2.课程设计题目和要求 (2)

3.设计内容 (4)

4.设计总结............................. 错误！未定义书签。参考书目.. (12)

附录 (13)

报告正文部分：

(要求：正文部分一律用小四号字，宋体，1.5倍行距。一级大标题四号字靠左，加粗。二级大标题小四靠左，加粗。三级大标题小四不加粗。)

电装实习报告的内容如下：

1.课程设计目的:

随着人们生活水平的提高,对时间的关注度也随之大幅度提高,数字电子钟的存在,大大的方便了人们随时随地对之间的了解。数字电子钟现在已经广泛适用于商场、车站、广场、家居等场所,给人们的生活、工作、学习、娱乐带来极大的方便。

数字电子钟不仅能准确的给人们显示时间,方便人们对时间的合理安排,还可以提供整点报时功能,使人们在不经意间了解的时间的变化,更好的把握和安排好时间。

2.课程设计题目和要求:

课程设计题目: 数字电子钟控制电路设计;

课程设计要求:

1.设计一个数字点钟的控制电路,做到可以显示时、分、秒;

2.要求所设计的电子钟有校对功能

3.用数字电子材料实现,紧密结合本学期所学知识;

课题描述:

本次设计以数字电子为主，实现对时、分、秒数字显示的计时装置,周期为24小时，显示满刻度为23时59分59秒，并具有校时功能的数字电子钟。本系统的设计电路由脉冲逻辑电路模块、时钟脉冲模块、时钟译码显示电路模块、校

时模块等几部分组成。

( 图a )

数字电子钟的原理方框图如图a 所示。干电路系统由秒信号发生器，"时、分、号，它直接决定计时系统的精度，采用多谐振荡器加分频器实现。将标准秒信号送入"秒计数器"，"秒计数器"采用60进制计数器，每累计60秒发一个"分脉冲"信号，该信号将作为"分计数器"的时钟脉冲。"分计数器"也采用60进制计数器，每累计60分钟，发出一个"时脉冲"信号，该信号将被送到"时计数器"。"时计数器"采用24进制计时器，可实现对一天24小时的累计。译码显示电路将"时"、"分"、"秒"计数器的输出状态经过七段显示译码器译码，通过六位LED 七段显示器显示出来。校时电路是用来对"时"、"分"、"

秒"显示数字进行校对调整的。

3.设计内容:

数字钟实际上就是一个对标准频率（1HZ）进行计数的计数电路。由于起始时间不能与标准时间（如北京时间）相同，所以要加入一个校对电路，对时间进行调试。同时标准的1HZ时间信号必须做到准确稳定,以确保时钟正常运行的稳定性。

3.1 多谐振荡器电路

( 图b )

图b为由555定时器组成的多谢振荡器,此部分是整个系统的核心部分,他的准确性牵扯到整个时钟是否能够稳定的正常的工作。根据多谢振荡器的工作原理

(其工作原理为:接通电源后,电容C被充电,当Vc上升到2Vcc/3时,使Vo为低电平,同时放点三极管T导通,此时电容C1通过R2和T放电,Vc下降。当Vc下降到Vcc/3时,Vo反转为高电平;当放电结束时,T截止,Vcc将通过R1、R2向电容器C充电;当Vc上升到2Vcc/3时,电路又反转为低电平。如此周而复始,,于是,在电路的输出端就得到一个周期性的矩形波。频率与C,R1,R2有关。), 它自己可以产生一定频率的脉冲，将其频率调制于时钟周期相同,然后经过分频器后得到需要的秒脉冲信号。

3.2 分频器电路

( 图c )

分频器电路由图c所示,其作用是将多谢振荡器发出的脉冲信号经过47LS4060和74LS250的分频后，将其变成规整的(1Hz)的方波信号,其信号送到读秒器中,以供读秒器进行技术。在整儿系统中,分频器充当着计数器的作用。

3.3 计数器电路

计数器电路是由74LS290采用8421BCD码制所实现,其作用是将秒的个位和十位、分的个位和十位以及时的个位和十位进行十进制进位;再将秒计数器、分计数器和时计数器以六十进制进位;时计数器按照设计的意愿根据12进制或者24进制进行计数。实现各个数字的链接,是整个系统中最重要的链接枢纽。

此部分分为:时计数、分计数和秒计数三个部分。

3.3.1 秒计数器电路

( 图d )

秒计数电路如图d所示,其作用是将秒的十位与个位实现十进制,将整个基数器实现六十进制送入分计数器电路。其个位于十位的实现方法需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。

( 图e )

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进

制计数器的电路连接方法如图e所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。

3.3.2 分计数器电路

( 图f )

分计数器电路如图f所示,其作用是将分的十位与个位实现十进制,将整个基数器实现六十进制送入时计数器电路。其实现方法与秒计数器类似,在此不做过多解释。

3.3.3时计数器电路

( 图g )

时计数器电路如图g所示,其作用是将时的十位与个位实现十进制,将整个基数器实现以二十四进制循环。时个位计数单元电路结构仍与秒或个位计数单元相类似，但是要求，整个时计数单元应为24进制计数器，所以在两块74LS290构成的100进制中截取24，就得在24的时候进行异步清零。两块74LS390构成的24进制计数功能的电路类似于如图e,稍做些改动。

3.4 译码器电路