第2章(4) 组合逻辑电路-译码器
范文4.3常用组合逻辑电路(3线—8线译码器138)
• 编码： 将输入的每个高/低电平信号变成一个对应的二 进制代码
最新.
1
选通输入端 S'
I '7
I '6
I '5
状态信号 I '4
输入端
I '3
〔低电平有效〕 I '2
I '1
I '0
YS'
YE' X
最新.
74HC148
Y ' S 选通输出端
Y '2 代码输出端 Y '1 Y '0 〔低电平有效〕 Y'EX 扩展端
最新.
16
例1：利用74HC138设计一个多输出的组合逻辑电 路，输出逻辑函数式为：
Z1 AC ' A'BC AB'C Z2 BC A'B'C Z3 A'B AB'C Z4 A'BC ' B'C ' ABC
最新.
17
解：先将要输出的逻辑函数化成最小项之和的形式， 即
Z1ACABCABCm3m4m5m6 Z2 BCABCm1m3m7 Z3 ABABCm2m3m5 Z4 ABCBCABC m0m2m4m7
S2'S3'0时
Yi'(S1mi)'
最新.
12
• 利用附加控制端进展扩展 • 例：用74HC138〔3线—8线译码器〕 • 构成 4线—16线译码器
最新.
13
D3=0
Zi' mi'
最新.
D3=1
14
二、二-十进制译码器 二-十进制译码器的逻辑功能是将输入的BCD代 码译成10个高、低电平输出信号。
实验三组合逻辑电路应用——译码器、数据选择器
实验三组合逻辑电路应用——译码器、数据选择器
译码器和数据选择器是现代数字电子学中常用的两种组合逻辑电路。
它们可以将输入
的二进制信号转换为对应的输出信号，并且在数字电路中具有广泛的应用。
一、译码器
译码器是一种将输入的二进制信号转换成对应输出信号的数字电路。
译码器的作用是
将输入的地址码转换成溢出电路所能识别的控制信号，通常用来将不同的地址码映射到不
同的设备或功能上。
比如在存储器系统中，根据不同地址码，从RAM或者ROM中取出相应
的数据或指令。
除此之外，译码器还可以用于数据压缩、解码、解密等领域。
在一些数字电路中，译
码器还可以充当多路复用器、选择器等电路的功能。
译码器的分类按照其输入和输出的码制不同，可以分为译码器、BCD译码器、灰码译
码器等。
其中，最常见的是2-4译码器、3-8译码器、4-16译码器等。
二、数据选择器
数据选择器是一种多路选择器，根据控制信号选择输入端中的一个数据输出到输出端。
选择器的控制信号通常由一个二进制码输入到它的控制端，二进制码的大小由选择器的通
道数决定。
数据选择器广泛用于控制、多媒体处理、信号处理等方面。
数据选择器与译码器相比，最主要的区别在于其输出可以不仅限于数字信号。
数据选
择器可以处理模拟信号、复合信号等多种形式的信号，因为它可以作用于信号的幅度、相位、频率等方面。
数据选择器按照输入和输出的端口取数的不同，可以分为单路选择器和多路选择器。
常见的有2-1选择器、4-1选择器、8-1选择器、16-1选择器等。
实验4组合逻辑器件的应用(I)-译码器及其应用—74LS138、74LS148
3 实验设备与器件
3 实验设备与器件
KHM-2B型模拟实验装置
4 实验内容及步 骤
4 实验内容及步骤
实验项目
74LS138译码器逻辑功能测试； 用74LS138构成时序脉冲分配器； 用两片74LS138构成一个4-16线译码器（两组结合）； 74LS148优先编码器的逻辑功能测试。 数码显示小实验。
掌握用集成译码器、编码器组合逻辑电路的
方法；
熟悉数码管的使用。
2 实验原理
2 实验原理
译码器
一个多输入、多输出的组合逻辑电路；
作用：“翻译”；
用途：1. 代码转换 2. 终端数字显示 3. 数据分配
4. 存储器寻址 5. 组合控制信号；
分类：通用译码器和显示译码器，通用译码器又有变 量译码器、代码变换译码器。
4 实验内容及步骤
5 实验报告要求
5 实验报告要求
复习有关译码器和分配器的原理； 用译码器、优先译码器对实验内容中各函数式进行
预设计。
认真仔细、整洁干净、内容充实、数据准确
下次实验内容：组合逻辑电路的应用-74LS151/153
谢谢！
2 实验原理
74LS138组合4/16译码器
如图，问第一片和第二片分别负责哪些状态？
2 实验原理
8-3线优先编码器-74LS148
74LS148的逻辑图和引脚图
真值表
2 实验原理
数码显示译码器
LED数码管
（a）共阴 （b）共阳
2 实验原理
数码显示译码器
BCD码七段译码驱动器
引脚图
Z A B C A B C A BC ABC
Y0 A2 A1 A0 Y1 A2 A1 A0 Y2 A2 A1 A0 Y3 A2 A1 A0
数电实验-组合逻辑电路设计
数字逻辑电路实验实验报告学号：班级：姓名：实验3：组合逻辑电路(3)——组合逻辑电路设计一实验内容利用Quartus II实现0到9的Hamming码编码和解码电路，并在芯片中下载实现。
要求：实现对从0000到1001输入的编码和解码，并可发现并纠正传输中的单错，对双错不做要求。
在芯片中下载电路并在实验板上验证。
二实验原理2.1电路需求分析Hamming码是一套可定位码字传输中单错并纠正单错的编码体系，以4位二进制为例，其编解码和纠错原理如下：将7位二进制数的各位由低到高依次编号为1B、10B、11B、100B、……、111B。
其中为2的整数次幂的位（即1B、10B、100B）位校验位，其他四位作为数据位。
编码时，三个校验位分别与编号特定位为1的位上数字做奇偶校验（即编号位1B、11B、101B、111B的校验结果为1B位的值，10B、10B、100B、110B的校验结果为10B的值，100B、101B、110B和111B的校验结果为100B的值）。
偶校验在电路实现中更直接容易。
译码时，在仅考虑无错或单错的情形下，若三个校验位的校验结果均正确，则结果是四个数据位本身；若某位或某几位校验结果有错，可据此综合定位错误的位置：若仅1位校验结果有错，则错误出于该校验位本身；若2位校验结果有错，则该2位校验位所共同参与校验且不参与另一位校验的数据位结果有错；若三维结果均有错，则必然为111B位有错。
分析可知，编码电路可根据上述原理使用异或门实现，也可根据编码真值表由与门实现；译码电路中可使用3×4次异或运算生成校验结果，再由校验结果定位错误位后对相应位取反实现。
2.2Quartus软件从管脚分配到下载验证的过程Quartus中，在设计好电路的输入输出并选择合适的芯片型号后，可使用Pin Planner工具进行管脚分配：窗口下方有当前设计电路中所有的输入和输出节点，在Location中可选择对应节点对应的管脚。
数字电子技术试题(1-5章)
第1章 数制和码制一、填空题1．数制转换：（011010）2 =（ ）10 =（ ）8 =（ ）16。
2．数制转换：（35）10 =（ ）2 =（ ）8 =（ ）16。
3．数制转换：（251）8 =（ ）2 =（ ）16 =（ ）10。
4．数制转换：（4B ）16 =（ ）2 =（ ）8 =（ ）10。
5．数制转换：（69）10 =（ ）2 =（ ）16 =（ ）8。
6．将二进制数转换为等值的八进制和十六进制数（10011011001）2 =（ ）8 =（ ）16。
7．将二进制数转换为等值的八进制和十六进制数（1001010.011001）2 =（ ）8 =（ ）16。
一、填空题答案：1．26、32、1A ；2．100011、43、 23；3．10101001、A9、169；4．1001011、113、75；5．1000101、45、105；6．2331、4D9；7．112.31、4A.64。
第2章 逻辑代数基础一、填空题1．逻辑函数Y AB A B ''=+，将其变换为与非-与非形式为 。
2．逻辑函数Y A B AB C ''=+，将其变换为与非-与非形式为 。
3. 将逻辑函数AC BC AB Y ++=化为与非-与非的形式，为 。
4．逻辑函数Y A A BC '''=+，化简后的最简表达式为 。
5．逻辑函数Y A B A B ''=++，化简后的最简表达式为 。
6．逻辑函数()()Y A BC AB ''''=+，化简后的最简表达式为 。
7. 逻辑函数Y AB AB A B ''=++，化简后的最简表达式为 。
一、填空题答案1．()()()Y AB A B '''''= ； 2．()()()Y A B AB C '''''=；3． ()()()()Y AB BC AC ''''=； 4． Y A '=；5．1Y =； 6．1Y =； 7．Y A B =+。
EDA实验三组合逻辑电路设计(一)--编译码器设计
西安邮电学院实验中心实验报告院系电子工程学院班级学号姓名成绩教师签字实验日期实验名称组合逻辑电路设计（一）--编译码器设计_______________________________________________________一、实验目的二、实验所用仪表及主要器材三、实验原理简述四、实验测量记录：（如数据、表格、曲线、计算等）五、实验遇到的问题及解决办法：（余留问题，体会等）一、实验目的（1）熟悉组合逻辑电路的VHDL描述方法。
（2）掌握利用CPL器件实现组合逻辑数字电路的方法和过程。
（3）熟练掌握“case”语句与“if…else…”语句的用法。
二、实验所用仪表及主要器材PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。
三、实验原理简述应用VHDL设计简单的逻辑电路四、实验内容在MAX+PULSII环境下，用VHDL语言按照输入—>编译—>仿真。
（1）8421BCD码转换为余3码转换表.在MAX+plusII 环境下，用VHDL 语言描述下列逻辑电路，并编译，仿真。
程序仿真结果：(2)设计一个优先编码器。
程序实现如下：仿真结果：五、实验结果见上述内容。
六、实验心得在本次实验中我学会了使用MAX+PLUSII软件的文本编程的方式设计电路。
在本次实验的文本编译环节中出现不少问题：（1）保存时文件名与实体名不一致，导致程序编译结果不正确。
（2）写程序时没有按照语法规则编写，使得文件编译频繁报错，标点的错误也会导致整个程序无法编译。
经过本次实验，加深了我对VHDL的文本编译设计的理解，今后我应该多练习MAX+PLUSII软件以减少错误。
第2章-组合逻辑电路_5_加法器等
低位片的比较 结果送入高位片的 级联输入端，参与 高位片的比较。
A0 A1 A2 A3
0 1 2 3 0 1 2 3
COMP
P
P<Q
A4 A5 A6 A7 B4 B5 B6 B7
0 1 2 3 0 1 2 3
COMP
P
P<Q FA<B FA=B FA>B
&
& & &
&
≥1
1
1
≥1 ≥1
1 1
1
YA=B YA>B
Y(A<B)、 Y(A＝B)、 和Y(A〉B)、是输出端。
输
入
输
出
A3B3
A2B2
A1B1
A0B0
A>B
A<B
A=B
FA>B
FA=B
FA〈 B
A3>B3
A3<B3
X X
X X
X X
X X X X
X X
X X X X
X
X X
第2章 组合逻辑
2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器
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两个二进制数之间的算术运算无论是加、减、乘、 除，在计算机中都是化做若干步加法运算进行的。因 此，加法器是构成算术运算器的基本单元。
计组合逻辑电路。应用中规模组合逻辑器件进行组合逻
辑电路设计的一般原则是：使用MSI芯片的个数和品种型 号最少，芯片之间的连线最少
3组合逻辑电路--编码器(四)
结束 放映
3. 2.1 加法器
3.2.2 数值比较器
3.2.3 编码器 3.2.4 译码器
3.2.5 数据选择器
3.2.6 数据分配器
编码器
Coder
编码器
用文字、符号或数码表示特定对象的过程称为编码。 实现编码操作的电路就是编码器。 按照被编码信号的不同特点和要求，有二进制编码 器、二—十进制编码器、优先编码器之分。
74LS148
74LS148的逻辑功能描述：
(1) 编码输入端：逻辑符号输入端 I0~I7 上 面均有“—”号，这表示编码输入低电平有效。
允许编码， 但无有效 编码请求
优先权 最高
低电平 有效
(2) 编码输出端 Y2、Y1、Y0 ：从功能表可以 看出，74LS148编码器的编码输出是反码。
特点: ※8个输入，低有效，高位优先
优先级别的高低由设计者根据输入信号的轻重 缓急情况而定。如根据病情而设定优先权。它只对 其中优先级别最高的有效输入信号编码，对级别较 低的输入信号不予理会。
当输入有一个以上信号申请编码时，
只对优先优级先别编最码高器的信号进行编码。
例：某火车站，有特快、快车、普快三种列车请求发车 信号，试设计发车信号电路。
用n位二进制代码对N=2n个一般信号进行 编码的电路，叫做二进制编码器。例如n=3， 可以对8个一般信号进行编码。这种编码器有 一个特点：任何时刻只允许输入一个有效信 号，不允许同时出现两个或两个以上的有效 信号，因而其输入是一组有约束(互相排斥)的 变量。
1.8-3线编码器
它的输入是 I0~I7 8个高电平信号，输出是3位二进制代 码Y2Y1Y0。因此，它又称为8线－3线编码器。
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把代码状态的特定含义翻译出来的过程称为译 码，实现译码操作的电路称为译码器。实际上译 码器就是把一种代码转换为另一种代码的电路。 译码器分二进制译码器、十进制译码器及字符 显示译码器，各种译码器的工作原理类似，设计 方法也相同。 二进制译码器能产生输入变量的全部最小项， 而任一组合逻辑函数总能表示成最小项之和的形 式，所以，由二进制译码器加上或门即可实现任 何组合逻辑函数。此外，用4线-16线译码器还可 实现BCD码到十进制码的变换。
G2 G2 A G2 B
输 使 G1 × 0 1 1 1 1 1 1 1 1 能 入 选 A2 A1 择 A0
真值表
输 出
G2
1 × 0 0 0 0 0 0 0 0
Y7
1 1 1 1 1 1 1 1 1 0
Y6
1 1 1 1 1 1 1 1 0 1
Y5
1 1 1 1 1 1 1 0 1 1
（2）选用3线—8线译码器74LS138。设A2 =A、A1=B、 A0=C。将L、F、G的逻辑表达式与74LS138的输出表达
式相比较，有：
L Y 1Y 2 Y 4 Y 7
F Y 3Y 5Y 6
G Y 0Y 2Y 4Y 6
如图2.25所示。
2.5.3 显示译码器
用来驱动各种显示器件，从而将用二进制代码表示 的数字、文字、符号翻译成人们习惯的形式直观地显示 出来的电路，称为显示译码器。 1、数码显示器
２.5 译码器
2.5.1 二进制译码器 2.5.2 译码器的应用 2.5.3 显示译码器
退出
把代码状态的特定含义翻译出来的过程称为译码，实 现译码操作的电路称为译码器。
译码器就是把一种代码转换为另一种代码的电路。
2.5.1 二进制译码器
设二进制译码器的输入端为n个，则输出端为2n个， 且对应于输入代码的每一种状态，2n个输出中只有一 个为1（或为0），其余全为0（或为1）。常见的全 译码器有2线—4线译码器、3线—8线译码器、4线— 16线译码器等。如果N＜2n ，称为部分译码器，如 二一十进制译码器（也称作4线—10线译码器）等。
2、集成显示译码器 74LS48
引脚排列图
VCC 16 f 15 g 14 a 13 b 12 c 11 d 10 e 9
74LS48 1 2 3 4 5 6 7 8
A1
A2
LT
BI/RBO RBI A3
A0
GND
功能或 十进制数
输
入 A3 A2 A1 A0 ×××× ×××× 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
a b a f e g d b c c d a b c d e f g h e f g h (b) 共阴极 (a) 外形图 a b c d e f g h (c) 共阳极 +VCC
共阴极
b=c=f=g=1， a=d=e=0时
c=d=e=f=g=1， a=b=0时
2、显示译码器
真值表
真值表仅适用于共阴极LED
L AB BC AC
解： （ 1 ）将逻辑函数转换成最小项表达式，再转换成与 非—与非形式。
L ABC ABC ABC ABC m3 m5 m6 m7
m3 m5 m6 m7 y 3 y 5 y 6 y 7
（ 2 ）该函数有三个 变量，所以选用3
功 能 表
3 4 5 6 7 8 9 10 11 12 13 14 15
辅助端功能
由真值表可以看出，为了增强器件的功能，在 74LS48 中还设置了 一些辅助端。这些辅助端的功能如下：
LT （1）试灯输入端LT ：低电平有效。当
＝0 时，数码管的七段 ＝ 1 、 RBI ＝
应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。
当使能有效时，由表2.12可写出各输出函数表达式：
用与非门实现的2线—4线译码器的逻辑电路如图2.21所示。
2、集成二进制译码器74LS138
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y0 Y1 Y26
15
14
13 12 11 74LS138
BI / RBO
输
出 a b c d e f g 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0
线 —8 线 译 码 器 74LS138。
用一片74LS138 加一个与非门就可 实现逻辑函数L，逻 辑图如图2.24示。
【例2.15】某组合逻辑电路的真值表如表2.15所示，试用 译码器和门电路设计该逻辑电路。
解：（1）写出各输出的最小项表达式，再转换成与 非—与非形式。
L ABC ABC ABC ABC
LT （2 ）动态灭零输入端 RBI ：低电平有效。当
0、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输 入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据 0034.50 可显示为 34.5。 （3 ）灭灯输入 / 动态灭零输出端 BI / RBO ：这是一个特殊的端 钮，有时用作输入，有时用作输出。当 BI / RBO 作为输入使用，且
Y4
1 1 1 1 1 1 0 1 1 1
Y3
1 1 1 1 1 0 1 1 1 1
Y2
1 1 1 1 0 1 1 1 1 1
Y1
1 1 1 0 1 1 1 1 1 1
Y0
1 1 0 1 1 1 1 1 1 1
× × × × × × 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
输入：自然二进制码
输出：低电平有效
三．译码器的应用 1．译码器的扩展 利用译码器的使能端可以方便地扩展译码器的容量。 下面讨论将两片74LS138扩展为4线—16线译码器
2．实现组合逻辑电路
由于译码器的每个输出端分别与一个最小项相对应， 因此辅以适当的门电路，便可实现任何组合逻辑函数。 【例2.14】试用译码器和少量门电路实现逻辑函数：
m1 m2 m4 m7 m1 m2 m4 m7
F ABC ABC ABC
m3 m5 m6 m3 m5 m6
G ABC ABC ABC ABC
m0 m2 m4 m6 m0 m2 m4 m6
10
9
Y0 A0
Y1
Y2
Y3
Y4 Y5
74LS138 6 7 8 A1 A2 STB STC STA
1
2
3
4
5
A0
A1 A2 (a)
G2A G2B G1 引脚排列图
Y7 GND
A0
A1 A2 (b)
G2A G2B G1 逻辑功能示意图
Y7 ~ Y0 为译码输出端（低电平 A2、A1、A0为二进制译码输入端， G2 A G2 B 0 时， G2 A 、 G2 B 为选通控制端。当G1＝1、 有效），G1、 G2 A G2 B 1 译码器处于工作状态；当G1＝0或者 时，译码器 处于禁止状态。
LT
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
RBI
× 0 1 × × × × × × × × × × × × × × ×
B I / R B O (灭灯) LT (试灯) R B I (动态灭零)
0 1 2
× ×
0(输入) 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
BI / RBO ＝0 时，数码管七段全灭，与译码输入无关。当BI / RBO 作 LT RBI LT RBI
为输 出 使 用 时， 受 控 于 和 ：当 ＝1 且 ＝0 时，
BI / RBO ＝0 ；其它情况下 BI / RBO ＝1 。本端钮主要用于显示多位
数字时，多个译码器之间的连接。
本节小结