(完整版)山东大学电子设计自动化试卷2

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）
1.VHDL
2.FPGA
3.RTL
4.SOPC
5.EAB
三、VHDL程序填空：（10分）
下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。

-- N-bit Up Counter with Load, Count Enable, and
-- Asynchronous Reset
library ieee;
use IEEE.std_logic_1164.all;
use IEEE.________________.all;
use IEEE.std_logic_arith.all;
entity counter_n is
__________ (width : integer := 8);
port(data : in std_logic_vector (width-1 downto 0);
load, en, clk, rst : ______ std_logic;
q : out std_logic_vector (_____________ downto 0));
end counter_n;
architecture behave of _______________ is
signal count : std_logic_vector (width-1 downto 0);
begin
process(clk, rst)
begin
if rst = '1' then
count <= _______________; ―― 清零
elsif _______________________ then ―― 边沿检测
if load = '1' then
count <= data;
___________en = '1' then
count <= count + 1;
_____________;
end if;
end process;
________________
end behave; 四、VHDL程序改错：（10分）
仔细阅读下列程序，回答问题
1 LIBRARY IEEE;
2 USE IEEE.STD_LOGIC_1164.ALL;
3
4 ENTITY CNT10 IS
5 PORT ( CLK : IN STD_LOGIC ;
6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
7 END CNT10;
8 ARCHITECTURE bhv OF CNT10 IS
9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
10 BEGIN
11 PROCESS (CLK) BEGIN
12 IF RISING_EDGE(CLK) begin
13 IF Q1 < 9 THEN
14 Q1 <= Q1 + 1 ;
15 ELSE
16 Q1 <= (OTHERS => '0');
17 END IF;
18 END IF;
19 END PROCESS ;
20 Q <= Q1;
21 END bhv;
1. 在MAX+PlusII中编译时，提示的第一条错误为：
Error: Line 12: File e:\mywork\test\cnt10.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead
指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：
错误1 行号：程序改为：
错误2 行号：程序改为：
2. 若编译时出现如下错误，请分析原因。

五、VHDL 程序设计：（15分）
设计一数据选择器MUX,其系统模块图和功能表如下图所示。

试采用下面三种方式中的两种来描述该数据选择器MUX 的结构体。

MUX
SEL(1:0)
AIN(1:0)BIN(1:0)
COUT(1:0)
SEL COUT 00
011011OTHERS
A or
B A xor B
A nor
B A and B “XX ”
(a) 用if 语句。

(b) 用case 语句。

(c) 用when else 语句。

Library ieee;
Use ieee.std_logic_1164.all;
Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入
Cout : out std_logic_vector(1 downto 0) ); End mymux;
六、根据原理图写出相应的VHDL 程序：（15分）
七、综合题：（20分）
（一）已知状态机状态图如图a 所示；完成下列各题：
st0
st1
st2
st3
in_a = “00”
in_a /= “00”
in_a = “01”
in_a /= “01”
in_a = “11”
in_a /= “11”
in_a = “11”
in_a /= “11”
out_a <= “0101”;
out_a <= “1000”;
out_a <= “1100”;
out_a <= “1101”;
图a 状态图
REG
COM
clk reset
in_a
out_a
c_state
n_state
图b 状态机结构图
1. 试判断该状态机类型，并说明理由。

2. 根据状态图，写出对应于结构图b ，分别由主控组合进程和主控时序进程组成的VHDL 有限状态机描述。

3. 若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值（c_state ）和输出控
制信号(out_a)；
4. 若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。

（二）已知一个简单的波形发生器的数字部分系统框图如下图所示
图中lcnt、lrom都是在MAX+PlusII中使用MegaWizard调用的LPM模块，其VHDL描述中Entity部分分别如下：
ENTITY lcnt IS
PORT
(
clock : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)
);
END lcnt;
ENTITY lrom IS
PORT
(
address : IN STD_LOGIC_VECTOR (9 DOWNTO 0);
q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)
);
END lrom;
试用VHDL描述该系统的顶层设计（使用例化语句）。