课题设计一个四位全加器

电子设计自动化课程实验报告

学号：08291117

姓名: 图尔荪。依明

班级：电气0804

任课老师：李景新

EDA第二次实验报告

第二次实验报告

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组合电路设计（一）

课题：设计一个四位全加器，进位输出是快速进位位

一、实验内容

设计一个四位的全加器，进位输出是快速进位位；

二、实验设计及过程

（1）设计思路

快速进位加法器，也就是超前进位加法器，其原理简单地说就是使各位的进位直接由加数和被加数来决定，即有如下逻辑表达式：C?AB?AC?BC?AB?(A?B)C1i?1i?iiiiiiiii?i1而不需要依赖低位进位。

逻辑表达式解释：当第i位被加数A和加数B均为1时，有ii，由“或”的原理可知，不论低位运算结果1?AB CB)(A?ii1?iii如何，本位必然有进位输出（）。当A和B中只有一个为1C?ii i且，因此时，有。所以，四11?B?BA0A?C?C iiii1ii?位二进制全加器的“和”与“进位”相结合，可得到表达式：

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S?A?B?C1iiii?从而构成快速进位加法器。

（2）流程图

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（3）程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY quanjiaqi IS

PORT(A0,A1,A2,A3,B0,B1,B2,B3,Ci:IN STD_LOGIC;

S0,S1,S2,S3,Co:OUT STD_LOGIC );

END quanjiaqi;

ARCHITECTURE beth OF quanjiaqi IS

BEGIN

PROCESS(A0,A1,A2,A3,B0,B1,B2,B3,Ci)

V ARIABLE U0,U1,U2:STD_LOGIC;

BEGIN

S0<=(A0 xor B0) xor Ci;

U0:=(A0 AND B0) OR ((A0 OR B0) AND Ci);

S1<=(A1 xor B1) xor U0;

U1:=(A1 AND B1) OR ((A1 OR B1) AND A0 and B0) or

((A1 or B1) and (A0 or B0) and Ci);

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S2<=(A2 xor B2) xor U1;

U2:=(A2 and B2) or ((A2 or B2) and A1 and B1) or ((A2 or B2) and (A1 or B1) and A0 and B0) or ((A2 or B2)

and (A1 or B1) and (A0 or B0) and Ci);

S3<=(A3 xor B3) xor U2;

Co<=((A3 xor B3) and (A2 xor B2) and (A1 xor B1) and (A0

xor B0) and Ci) or ((A3 xor B3) and (A2 xor B2) and

(A1 xor B1) and A0 and B0 ) or ((A3 xor B3) and (A2

xor B2) and A1 and B1 ) or ((A3 xor B3) and A2 and

B2) or (A3 and B3);

END PROCESS;

END beth;

（4）仿真波形

波形解释：

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1、0——10ns：1+1+1=3；

2、10——20ns：6+10=16；

3、20——30ns：1+10+5=16；

4、30——40ns：1+15+15=31.

（注：是借位位，是进位位，A与B是加数，为和）SCiCo由此可知，该仿真波形说明设计的正确性。

三、实验收获

本实验为简单逻辑组合电路，全加器设计，使用了最简单“xor”和“and”语句，初步了解了VHDL语言的使用和quarters软件的编程环境，为之后的学习打下很好的基础。另外，对全加器中

的快速进位有了深刻的了解，程序较逐步进位复杂难想，但可以使得程序执行起来快速，减少时间的损耗。

四，试验中遇到的问题及解决步骤

1、找不到合适的编写方式实现快速进位在数电课本上找到了全加器的资料，并且找到了合适的公式。

2、建立文件编写完之后无法申报文件。应该把文件名与汇编语言中定义的名字一样。

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组合电路设计（二）

课题：用IF语句和CASE语句设计一个4-16译码器

一·实验目的及内容

1、熟悉4-16译码器的原理

2、熟悉VHDL语言的编程逻辑的构建。

3、掌握VHDL语言的基本结构及使用方法。二·实验设计思路

1、使能端为E；当E=1时芯片开始工作.否者输出为1111111111111111。

2、当输入端口abcd为：

0000时输出q=1111111111111110 0001时输出q=1111111111111101 0010时输出q=1111111111111011 0011时输出q=1111111111110111 0100时输出q=1111111111101111 0101时输出q=1111111111011111 0110时输出q=1111111110111111 0111时输出q=1111111101111111 1000时输出q=1111111011111111 1001时输出q=1111110111111111

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1010时输出q=1111101111111111 1011时输出q=1111011111111111