FPGA应用条件语句
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第二章Verilog HDL语言与
VIVADO
条件语句if
⏹条件语句用于always或Initial过程块内部，
⏹主要包含if-else语句和case语句。
⏹if-else语句
⏹用于判定所给条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。if-else语句有3种形式。
条件语句if
⏹如果语句有多条组成，必须包含在begin和end之内。
⏹3种形式的if语句后面都有表达式，一般为逻辑表达式为关系表达式。当表达式的值为1，按真处理，若为0、x、z，按假处理。
⏹else语句不能单独使用，它是if语句的一部分。
条件语句if
语句
case
⏹case语句是一种多分支选择语句，if只有两个分支可以选择，但是
case可以直接处理多分支语句，这样程序看起来更直观简洁。
⏹case(表达式)
⏹分支表达式：语句；
⏹分支表达式：语句；
⏹… …
⏹默认项（default）语句；
⏹endcase
case语句
⏹
case 语句的所有表达式的值的位宽必须相等。⏹在case 语句中，分支表达式每一位的值都是确定的（或者为0，或者为1）；
⏹在casez 语句中，若分支表达式某些位的值为高阻值z ，则不考虑对这些位的比较；
⏹在casex 语句中，若分支表达式某些位的值为z 或不定值x ，则不考虑对这些位的比较。case 语句
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