三输入与非门版图设计

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CD4023 CMOS 三3输入与非门

TL F 5956CD4023BM CD4023BC Buffered Triple 3-Input NAND Gate CD4025BM CD4025BC Buffered Triple 3-Input NOR GateFebruary 1988CD4023BM CD4023BCBuffered Triple 3-Input NAND Gate CD4025BM CD4025BCBuffered Triple 3-Input NOR GateGeneral DescriptionThese triple gates are monolithic complementary MOS (CMOS)integrated circuits constructed with N-and P-chan-nel enhancement mode transistors They have equal source and sink current capabilities and conform to standard B se-ries output drive The devices also have buffered outputs which improve transfer characteristics by providing very high gain All inputs are protected against static discharge with diodes to V DD and V SSFeaturesY Wide supply voltage range 3 0V to 15V Y High noise immunity 0 45V DD (typ )YLow power TTL fan out of 2driving 74L compatibility or 1driving 74LS Y 5V–10V–15V parametric ratings Y Symmetrical output characteristicsYMaximum input leakage 1m A at 15V over full temperature rangeConnection DiagramsCD4023BM CD4023BC Dual-In-Line PackageTL F 5956–1Top ViewCD4025BM CD4025BC Dual-In-Line PackageTL F 5956–2Top ViewOrder Number CD4023B or CD4025BC 1995National Semiconductor Corporation RRD-B30M105 Printed in U S AAbsolute Maximum Ratings (Notes 1 2)If Military Aerospace specified devices are required please contact the National Semiconductor Sales Office Distributors for availability and specifications DC Supply Voltage (V DD )b 0 5V DC to a 18V DC Input Voltage (V IN )b 0 5V DC to V DD a 0 5V DCStorage Temp Range (T S )b 65 C to a 150 CPower Dissipation (P D )Dual-In-Line 700mW Small Outline 500mW Lead Temperature (T L )(Soldering 10seconds)260 CRecommended Operating ConditionsDC Supply Voltage (V DD )5V DC to 15V DC Input Voltage (V IN )0V DC to V DD V DCOperating Temperature Range (T A )CD4023BM CD4025BM b 55 C to a 125 C CD4023BC CD4025BCb 40 C to a 85 CDC Electrical Characteristics CD4023BM CD4025BM (Note 2)Symbol ParameterConditionsb 55 Ca 25 Ca 125 CUnits Min Typ Min Typ Max Min Max I DDQuiescent Device Current V DD e 5V0 250 0040 257 5m A V DD e 10V 0 50 0050 515m A V DD e 15V 1 00 0061 030m A V OLLow Level Output Voltage V DD e 5V0 0500 050 05V V DD e 10V 0 0500 050 05V V DD e 15V 0 050 050 05V V OHHigh Level Output Voltage V DD e 5V4 954 9554 95V V DD e 10V 9 959 95109 95V V DD e 15V 14 9514 951514 95VV ILLow Level Input VoltageV DD e 5V V O e 4 5V 1 521 51 5V V DD e 10V V O e 9 0V l I O l k 1m A3 043 03 0V V DD e 15V V O e 13 5V (4 064 04 0V V IHHigh Level Input VoltageV DD e 5V V O e 0 5V 3 53 533 5V V DD e 10V V O e 1 0V lI O l k 1m A7 07 067 0V V DD e 15V V O e 1 5V(11 011 0911 0V I OLLow Level Output Current V DD e 5V V O e 0 4V 0 640 510 880 36mA (Note 3)V DD e 10V V O e 0 5V1 61 32 20 90mA V DD e 15V V O e 1 5V4 23 482 4mA I OHHigh Level Output Current V DD e 5V V O e 4 6V b 0 64b 0 51b 0 88b 0 36mA (Note 3)V DD e 10V V O e 9 5Vb 1 6b 1 3b 2 2b 0 90mA V DD e 15V V O e 13 5V b 4 2b 3 4b 8b 2 4mAI INInput CurrentV DD e 15V V IN e 0V b 0 10b 10b 5b 0 10b 1 0m AV DD e 15V V IN e 15V0 1010b 50 101 0m ASchematic DiagramCD4023BC CD4023BMTL F 5956–3Device Shown All Inputs Protectedby Standard CMOS Input Protection Circuit2DC Electrical Characteristics CD4023BC CD4025BC (Note 2)Symbol ParameterConditionsb 40 Ca 25 Ca 85 CUnits Min Typ Min Typ Max Min Max I DDQuiescent Device Current V DD e 5V1 00 0041 07 5m A V DD e 10V2 00 0052 015m A V DD e 15V 4 00 0064 030m A V OLLow Level Output Voltage V DD e 5V0 0500 050 05V V DD e 10V 0 0500 050 05V V DD e 15V 0 050 050 05V V OHHigh Level Output Voltage V DD e 5V4 954 9554 95V V DD e 10V 9 959 95109 95V V DD e 15V 14 9514 951514 95VV ILLow Level Input VoltageV DD e 5V V O e 4 5V 1 521 51 5V V DD e 10V V O e 9 0V l I O l k 1m A3 043 03 0V V DD e 15V V O e 13 5V (4 064 04 0V V IHHigh Level Input VoltageV DD e 5V V O e 0 5V 3 53 533 5V V DD e 10V V O e 1 0V l I O lk 1m A7 07 067 0V V DD e 15V V O e 1 5V(11 011 0911 0V I OLLow Level Output Current V DD e 5V V O e 0 4V 0 520 440 880 36mA (Note 3)V DD e 10V V O e 0 5V1 31 12 20 90mA V DD e 15V V O e 1 5V3 63 082 4mA I OHHigh Level Output Current V DD e 5V V O e 4 6V b 0 52b 0 44b 0 88b 0 36mA (Note 3)V DD e 10V V O e 9 5Vb 1 3b 1 1b 2 2b 0 90mA V DD e 15V V O e 13 5V b 3 6b 3 0b 8b 2 4mAI INInput CurrentV DD e 15V V IN e 0V b 0 3b 10b 5b 0 3b 1 0m AV DD e 15V V IN e 15V0 310b 50 31 0m ANote 1 ‘‘Absolute Maximum Ratings’’are those values beyond which the safety of the device cannot be guaranteed they are not meant to imply that the devices should be operated at these limits The table of ‘‘Recommended Operating Conditions’’and ‘‘Electrical Characteristics’’provides conditions for actual device operationNote 2 V SS e 0V unless otherwise specified Note 3 I OH and I OL are tested one output at a timeSchematic DiagramCD4025BM CD4025BCTL F 5956–4Device Shown All Inputs Protectedby Standard CMOS Input Protection Circuit3AC Electrical Characteristics T A e25 C C L e50pF R L e200k unless otherwise specifiedCD4023BC CD4025BCSymbol Parameter Conditions CD4023BM CD4025BM UnitsMin Typ Max Min Typ Maxt PHL Propagation Delay High-to-Low Level V DD e5V130250130250nsV DD e10V6010060100nsV DD e15V40704070nst PLH Propagation Delay Low-to-High Level V DD e5V110250120250nsV DD e10V5010060100nsV DD e15V35704070nst THL Transition Time V DD e5V9020090200ns t TLH V DD e10V5010050100nsV DD e15V40804080ns C IN Average Input Capacitance Any Input57 557 5pF C PD Power Dissipation Capacity(Note4)Any Gate1717pF AC Parameters are guaranteed by DC correlated testingNote4 C PD determines the no load AC power consumption of any CMOS device For complete explanation see54C 74C Family Characteristics Application Note AN-904Physical Dimensions inches(millimeters)Ceramic Dual-In-Line Package(J)Order Number CD4023BMJ CD4023BCJ CD4025BMJ or CD4025BCJNS Package Number J14A5C D 4023B M C D 4023B C B u f f e r e d T r i p l e 3-I n p u t N A N D G a t e C D 4025B M C D 4025B C B u f f e r e d T r i p l e 3-I n p u t N O R G a t ePhysical Dimensions inches (millimeters)(Continued)Molded Dual-In-Line Package (N)Order Number CD4023BMN CD4023BCN CD4025BMN or CD4025BCNNS Package Number N14ALIFE SUPPORT POLICYNATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL SEMICONDUCTOR CORPORATION As used herein 1 Life support devices or systems are devices or 2 A critical component is any component of a life systems which (a)are intended for surgical implant support device or system whose failure to perform can into the body or (b)support or sustain life and whose be reasonably expected to cause the failure of the life failure to perform when properly used in accordance support device or system or to affect its safety or with instructions for use provided in the labeling can effectivenessbe reasonably expected to result in a significant injury to the userNational Semiconductor National Semiconductor National Semiconductor National Semiconductor CorporationEuropeHong Kong LtdJapan Ltd1111West Bardin RoadFax (a 49)0-180-530858613th Floor Straight Block Tel 81-043-299-2309。

4025 CMOS 三3输入或非门

Features
Y Y Y
Y Y Y
Wide supply voltage range 3 0V to 15V High noise immunity 0 45 VDD (typ ) Low power TTL fan out of 2 driving 74L compatibility or 1 driving 74LS 5V – 10V – 15V parametric ratings Symmetrical output characteristics Maximum input leakage 1 mA at 15V over full temperature range
VOHHale Waihona Puke 4 95 9 95 14 95
4 95 9 95 14 95 15 30 40
5 10 15 2 4 6 15 30 40
4 95 9 95 14 95 15 30 40 35 70 11 0 0 36 0 90 24
b 0 5 VDC to a 18 VDC b 0 5 VDC to VDD a 0 5 VDC b 65 C to a 150 C
Recommended Operating Conditions
DC Supply Voltage (VDD) Input Voltage (VIN) Operating Temperature Range (TA) CD4023BM CD4025BM CD4023BC CD4025BC 5 VDC to 15 VDC 0 VDC to VDD VDC
General Description
These triple gates are monolithic complementary MOS (CMOS) integrated circuits constructed with N- and P-channel enhancement mode transistors They have equal source and sink current capabilities and conform to standard B series output drive The devices also have buffered outputs which improve transfer characteristics by providing very high gain All inputs are protected against static discharge with diodes to VDD and VSS

集成电路课程设计报告三输入异或门电路

2.000
4.3a
Select Edge to ActC nt
1.000
4.4a
Select Mi nimum Width
2.000
4.4c
Select to Select Spac ing
2.000
异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，
还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。虽
然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路，对异或门电路进行了这次课程设计。
2.1
Active Mi nimum Width
3.000
2.2
Active to Active Spac ing
3.000
2.3a
Source/Drain Active to Well Edge
5.000
2.3b
Source/Drain Active to Well Space
5.000
2.4a
WellCo ntact(Active) to Well Edge
异或门（英语:Exclusive-OR gate，简称XOF^ate,又称EOF^ate、ExOF^ate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或
门可由2输入异或门构成。
三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三输入异或门来说，若输入为偶数（此处包括0）个高电平1,则输出为低电平0；否则输出为高电平1。
异或门的逻辑表达式：
进一步可得到一位比较器的真值表：
A
B

输入与非门、或非门版图设计

二输入与非门、或非门版图设计(总9页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。

与非门、或非门和异或门的版图设计

实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。

二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。

三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。

1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。

图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。

对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。

图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。

图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。

三输入与或门设计

《集成电路版图设计》实验（一）：三输入与或门设计一．设计目的1、掌握使用Ledit软件绘制基本的元器件单元版图。

2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单的门电路，然后对其进行基本的DRC检查。

3、学习标准逻辑单元的版图绘制。

二．设计原理（一）设计步骤：1、设计参数设置：包括工艺参数设置（理解 Technology Unit 和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格）、选择参数设置等2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。

4、尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等（此次实验可以忽略）。

5、版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。

6、布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。

7、版图检查（Layout Check ）：设计规则检验（DRC,Design RuleCheck），能够找到DRC规则在版图的应用点。

（二）设计目标：1、满足电路功能、性能指标、质量要求。

2、尽可能达到面积的最小化，以提高集成度，降低成本。

3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性。

三．设计内容用CMOS工艺设计一个三输入与或门F=A+B﹡C，进行基本的DRC 检查。

四.评价标准本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的入门练习作用。

五．部分设计规则描述设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。

设计规则主要包括几何规则、电学规则以及走线规则。

三输入与非门版图设计

目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (2)2 三输入与非门电路原理图编辑 (3)2.1 三输入与非门电路结构 (3)2.2 三输入与非门电路仿真分析波形 (4)2.3 三输入与非门电路的版图绘制 (5)2.4 三输入与非门版图电路仿真并分析波形 (6)2.5 LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：电路原理图网表 (10)附录二：版图网表 (11)1 绪论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。

国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。

CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。

tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice 程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。

Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件L-Edit Pro 包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

三输入与非门版图设计

CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。

tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice 程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。

Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。

三输入多数表决器版图设计

集成电路版图设计课程设计报告课题名称：三输入多数表决器姓名： XXXX 学号： 21111111 班级：电子科学与技术班1.概述集成电路是一种微型电子器件或部件。

它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。

目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。

单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。

在整个集成电路设计过程中，版图设计是其中重要的一环。

它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。

对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。

版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。

不同的工艺，有不同的设计规则。

设计者只有得到了厂家提供的规则以后，才能开始设计。

在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。

2.设计要求1) .设计一个三输入的多数表决器的版图。

2)．分析三输入多数表决器的功能及逻辑关系。

3)．用与非门的形式构建该表决器的电路图。

4)．利用EDA工具PDT画出其相应版图。

5)．利用几何设计规则文件进行在线DRC验证并修改版图。

3.电路分析根据三输入多数表决器的功能要求设计如果同意则输入1不同意输入0三输入表决器功能为有两个或者两个以上人同意则，则输出1，否者输出0,其真值表如下：化简真值表得逻辑表达式表示并化简为：Out=A BC + A B C + AB C +ABC=AB+BC+AC= AB BC AC这样可以用到三个两输入与非门和一个四输入与非门，达到逻辑功能和晶体管数量最小化的效果，节约了版图资源，减小了复杂程度。

(完整word版)三输入与或门设计

《集成电路版图设计》实验（一）：三输入与或门设计一．设计目的1、掌握使用Ledit软件绘制基本的元器件单元版图。

2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单的门电路，然后对其进行基本的DRC检查。

3、学习标准逻辑单元的版图绘制。

二．设计原理（一）设计步骤：1、设计参数设置：包括工艺参数设置（理解Technology Unit和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格)、选择参数设置等2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。

4、尺寸确定：确定晶体管尺寸（W、L)、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等（此次实验可以忽略）。

5、版图编辑（Layout Editor ):规定各个工艺层上图形的形状、尺寸和位置。

6、布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。

7、版图检查(Layout Check ）：设计规则检验（DRC,Design Rule Check），能够找到DRC规则在版图的应用点。

（二)设计目标：1、满足电路功能、性能指标、质量要求。

2、尽可能达到面积的最小化，以提高集成度,降低成本。

3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性.三．设计内容用CMOS工艺设计一个三输入与或门F=A+B﹡C，进行基本的DRC检查。

四。

评价标准本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的入门练习作用.五．部分设计规则描述设计规则是设计人员与工艺人员之间的接口与“协议”, 版图设计必须无条件的服从的准则,可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。

设计规则主要包括几何规则、电学规则以及走线规则。

基于.Cadence平台三输入或非门的设计说明书

基于Cadence 平台三输入或非门的设计设计目的：1、熟悉candence 软件.并掌握其各种工具的使用方法。

2、用cadence 设计一个三输入或非门.并画出仿真电路、版图、并验证其特性。

一、设计背景1.cadence 简介：Cadence 公司的电子设计自动化（Electronic Design Automation ）产品涵盖了电子设计的整个流程.包括系统级设计.功能验证.IC 综合及布局布线.模拟、混合信号及射频IC 设计.全定制集成电路设计.IC 物理验证.PCB 设计和硬件仿真建模等。

本次设计是基于cadence 工具的三输入或非门的电路和版图设计。

2.三输入或非门：a.逻辑表达式：b.逻辑符号：c.真值表：CB A Y ++=二、三输入或非门电路设计和逻辑仿真进入红帽4系统.打开终端输入cd Artist446进入Artist446目录.输入icms &命令运行Cadence软件。

在打开的CIW的窗口选择tools → Library Manager建立一个新的库文件myLib.在创建一个新的cellview1、在schematic窗口中选择Tools → Analog Evironment,打开模拟窗口1、setup → simulator /directory/host…,在弹出窗口中确认simulator项是spectre.单击ok。

2、setup → Model Library setup.做如下输入.然后add。

3、选择Analyses → Choose.在坦诚的窗口中吧stop time设为50u4、选择outputs → save all.5、选择outputs → to be plotted → select on schematic.然后在schematic窗口中依次选择A、B、C、Y为输入和输出.选择之后按ESC。

6、选择完毕后窗口如下图所示7、选择Simulation → Netlist → Create8、选择Simulation → Run三、版图设计:登录Linux系统.启动终端.cd Layout进入版图目录.然后以layoutPlus &运行版图设计软件.进行版图设计。

三输入与非门版图

三输入与非门的版图1、版图2、Spice网表文件* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ;* TDB File: G:\bantu\NAND3.1.tdb* Cell: Cell0 Version 1.36* Extract Definition File: C:\Users\tbmei\Documents\Tanner EDA\Tanner Tools v13.0\L-Edit and LVS\SPR\Lights\Layout\lights.ext* Extract Date and Time: 06/09/2014 - 18:17.include "G:\bantu\ml5_20.md"* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = vdd (0 , 60)* 2 = Gnd (0 , 0)* 3 = OUT (14 , 20)* 4 = C (40 , 31)* 5 = B (27 , 31)* 6 = A (2 , 38)M1 OUT C1 vdd vdd PMOS L=3u W=20u AD=96p PD=52u AS=100p PS=30u $ (37 46 40 66)M2 vdd B OUT vdd PMOS L=3u W=20u AD=100p PD=30u AS=110p PS=31u $ (24 46 27 66)M3 OUT A vdd vdd PMOS L=3u W=20u AD=110p PD=31u AS=108p PS=54u $ (10 46 13 66)M4 OUT C1 9 8 NMOS L=3u W=20u AD=120p PD=56u AS=100p PS=30u $ (37 0 40 20)M5 9 B 7 8 NMOS L=3u W=20u AD=100p PD=30u AS=110p PS=31u $ (24 0 27 20)M6 7 A Gnd 8 NMOS L=3u W=20u AD=110p PD=31u AS=172p PS=60u $ (10 0 13 20).include "G:\bantu\ml5_20.md".tran 600n 600n start=0VDDD vdd Gnd 3VAin A Gnd pwl (0ns 0V 100ns 0V 105ns 3V 200ns 3V 205ns 0V 300ns 0V 305ns 3V 400ns 3V 405ns 0V 500ns 0V 505ns 3V 600ns 3V)VBin B Gnd pwl (0ns 0V 100ns 0V 105ns 0V 200ns 0V 205ns 3V 300ns 3V 305ns 3V 400ns 3V 405ns 0V 500ns 0V 505ns 3V 600ns 3V)VCin C1 Gnd pwl (0ns 0V 100ns 0V 105ns 0V 200ns 0V 205ns 0V 300ns 0V 305ns 0V 400ns 0V 405ns 3V 500ns 3V 505ns 3V 600ns 3V).print tran v(A,Gnd).print tran v(B,Gnd).print tran v(C1,Gnd).print tran v(OUT,Gnd)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (3 58 7 66)* Total Nodes: 9* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.000 sec* Total Extract Elapsed Time: 0.687 sec.END3、仿真波形图4、波形分析输入信号A、B、C1中至少一个为低电平时，输出OUT为高电平；只有输入信号A、B、C1同时为高电平时，输出OUT为低电平。

三输入与非门电路设计

1绪论1.1设计背景集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。

近几年，中国集成电路产业取得了飞速发展。

集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。

集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。

但它更需要设计者的创造性、空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发展密切关注和探索。

互补金属-氧化物-半导体集成电路，简称CMOS电路，是集成电路中于六十年代后期才发展起来的后起之秀。

到了六十年代，随着平面型晶体管的发展，以及人们对于半导表面性质认识的深化，特别是具有优良性能的热生长二氧化硅薄膜的成功生长，才导致MOS绝缘栅场效应晶体管和MOS集成电路的问世。

为了把设计的线路生产为集成电路，还必须进行版图设计。

即根据线路中各器件的尺寸和互连进行合理的布局。

版图设计的优劣，很大程度上决定了产品的成品率和可靠性。

在版图设计中的考虑原则是尽可能缩小有源区（即仅包括器件和互连引线部分，不包括键合点)。

这不仅可以减小芯片面积，而且有利于成品率提高。

电源线和地线的走线要通畅，减小串联电阻，保证电路的参量指标。

在可能的条件下，引线孔尽量开大，保证接触良好。

现代化的计算机辅助制版技术，能大大减小人力，做出最佳图形，特别是为大规模集成电路所必需。

中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。

1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑三输入与门电路原理图。

2.用tanner软件中的L-Edit绘制三输入与门电路版图，并进行DRC 验证。

三输入异或门版图设计

三输入CMOS异或门
版图设计
学院：
专业：集成电路
姓名：何宝华
学号： vbop25@ __
课程名称： VLSI 导论
日期：2011年 12月16日
1名称
三输入CMOS异或门版图设计
2目的
绘制三输入一输出CMOS异或门的版图设计，并对其进行DRC检测和T-Spice模拟仿真。

3设备和工具
PC计算机一台，Tanner软件。

4版图设计要求
（1）0.25u工艺
（2）3输入xor
（3）原理图
（4）原理图有spice仿真
（5）版图
（6）LVS
（7）有封皮
5 S-Edit电路图
电路图1
电路图2
6 T-Spice模拟
7 T-Spice仿真
8 真值表
0011
0101
10
9 验证结果
结合T-Spice仿真图和真值表，表明电路图设计是正确的。

10 L-Edit版图设计
11 DRC检测
12 LVS比较
13 结论
三输入一输出异或门版图设计是正确的。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

版图设计实验报告

版图设计实验——三输入与或非门的版图实现一、实验要求1、熟悉UNIX基本命令的使用2、了解Cadence软件的使用方法3、掌握半导体集成电路的设计规则4、能够实现基本CMOS集成电路的版图设计二、实验内容使用Cadence Tools实现三输入或与非门（C=)(）电路的版图+F∙AB设计,并实现其设计规则检查（DRC）和电路图与版图一致性对照检查（LVS）。

三、实验设备计算机（内含UNIX系统），Cadence Tool四、实验原理及电路结构分析实验要求实现三输入或与非门电路的版图，则首先要分析此或与非门的电路结构，根据集成电路的有关知识，实现这样的电路，如果使用全互补CMOS集成电路的话，要使用至少6个晶体管，其中NMOS管3个，PMOS管3个。

由于电路结构要求输出函数为C+(，因此根据CMOS集成电路的=)F∙AB设计规则：NMOS逻辑块接地，PMOS逻辑块接高电平，且对NMOS逻辑块，遵循“与串或并”的规律；对PMOS逻辑块，遵循“与并或串”的规律。

：逻辑电路图如下：根据NMOS、PMOS逻辑块电路的设计规则得到晶体管级电路图如下：该电路图实现的逻辑功能 A B C管子工作状态输出C B A F ∙+=)( 0 0 0 P 管导通；N 管截止 10 0 1 t1、t2导通，t3截止；t4导通，t5、t6截止 10 1 0 t1、t2截止，t3导通；t4、t5、t6截止 10 1 1 t1、t2、t3截止；t4、t5导通，t6截止 01 0 0 t1、t2截止，t3导通；t4、t5、t6截止 11 0 1 t1、t2、t3截止；t4、t6导通，t5截止 01 1 0 t1、t2截止，t3导通；t4、t5、t6截止 11 1 1 P 管截止；N 管道通0 在初步分析了电路的结构和逻辑功能之后，接下来就是要具体的进行该电路的版图设计工作了，首先要明确几个概念。

1、版图设计规则。

主要有两种，一种是微米（um-microm ）设计规则，它是一种以微米为单位的直接描述版图的最小允许尺寸，是一种绝对单位的设计规则；另一种是λ为单位的设计规则，该规则是一种相对单位，若某工艺的特征尺寸为A ，则m A μλ2=，规定最小线宽为λ2，其它最小允许尺寸均表示为λ的整数倍。

三输入或非门版图

文档来源为:从网络收集整理.word版本可编辑.欢迎下载支持. 三输入或非门版图设计目录1.绪论 .............................................................................................. 错误!未定义书签。

1.1版图设计基础知识.............................. 错误!未定义书签。

1.2版图设计方法 01.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (10)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。

单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。

在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。

他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。

对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。

版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。

布线完成模块间的互连，并进一步优化布线结果。

压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。

1.2 版图设计方法可以从不同角度对版图设计方法进行分类。

如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。

如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。

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1绪论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。

CAD技术的发展使得电子线路设计的速度、质量和精度得以保证[2]。

tanner 是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。

Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。

L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑三输入与非门电路原理图。

2.用tanner软件中的W-Edit对三输入与非门电路进行仿真，并观察波形。

3.用tanner软件中的L-Edit绘制三输入与非门版图，并进行DRC验证。

4.用W-Edit对三输入与非门的版图电路进行仿真并观察波形。

5.用tanner软件中的layout-Edit对三输入与非门进行LVS检验观察原理图与版图的匹配程度。

2 三输入与非门电路2.1电路原理图用CMOS实现三输入与非门电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。

图2.1 三输入与非门电路的原理图2.2与非门电路仿真波形给三输入与非门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2所示。

图2.2 三输入与非门电路输入输出波形图由波形可以看出，当输入A,B,C,中有一个为低电平时，则输出Y即为高电平；当输入都为高电平时，输出才为低电平。

2.3与非门电路的版图绘制用L-Edit版图绘制软件对电路进行三输入与非门电路版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如下图3.2所示。

图2.3 三输入与非门电路版图2.4 三输入与非门版图电路仿真波形同三输入与非门电路原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.4所示。

由波形可以看出，当输入A,B,C,中有一个为低电平时，则输出Y即为高电平；当输入都为高电平时，输出才为低电平。

三输入与非门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。

图2.4 三输入与非门电路版图输入输出波形图2.5 LVS检查匹配用layout-Edit对反相器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查反相器电路原理图与版图的匹配程度；输出结果如下图2.5所示。

图2.5 三输入与非门电路LVS检查匹配图总结通过对典型的模拟电路的设计和IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。

再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，以增强计算机辅助电路模拟与设计的信心。

通过两个教学周的设计，综合运用所学的知识完成了设计任务。

在版图设计的过程中，生成的版图网表无法显示输出的波形，后经老师指点，使我认识到是设置里边的两个选项忘记勾选，最后版图设计任务才得以完成。

通过两个教学周的设计，使我认识到细心的重要性，以及对待知识的严谨性。

在对待科学知识的时候，我们始终要怀着一颗严谨和敬畏的心态，一丝不苟的循序渐进，不可急于求成。

同时感谢指导老师张爽对我的悉心教导，是我在学习的道路上少走弯路。

参考文献[1] 钟文耀,郑美珠.CMOS电路模拟与设计—基于tanner.全华科技图书股份有限公司印行,2006.[2] 刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 4, 2013 at 19:51:30* Waveform probing commands.probe.optionsprobefilename="C:\Users\LiuShengwei\Desktop\btks\Module0.dat" + probesdbfile="C:\Users\LiuShengwei\Desktop\btks\1.sdb"+ probetopmodule="3in"* Main circuit: 3inM1 Y A N1 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM2 N1 B N2 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N2 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 Y B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 Y A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: 3in.include "D:\tanner\TSpice70\models\ml2_125.md".param 1=0.5uvvdd Vdd Gnd 5.0va A Gnd PULSE (0 5 50n 5n 5n 50n 100n)vb B Gnd PULSE (0 5 50n 5n 5n 100n 150n)va C Gnd PULSE (0 5 50n 5n 5n 50n 200n).tran/op 1n 400n method=bdf.print tran v(A) v(B) v(C) v(Y)附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:\Users\LiuShengwei\Desktop\btks\bantu1.tdb* Cell: Cell0 Version 1.46* Extract Definition File: D:\tanner\LEdit90\Samples\SPR\example1\lights.ext* Extract Date and Time: 07/04/2013 - 20:03.include D:\tanner\TSpice70\models\ml2_125.md* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* * * <N Well Resistor ID>* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* * * <N Well Resistor ID>* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = Y (23,-6)* 2 = Vdd (20,29.5)* 3 = Gnd (-17,-31.5)沈阳理工大学课程设计* 6 = A (4,-23)* 7 = B (12.5,-23)* 8 = C (20.5,-22.5)M1 Y C Vdd Vdd PMOS L=2u W=7u* M1 DRAIN GATE SOURCE BULK (19.5 8 21.5 15)M2 Vdd B Y Vdd PMOS L=2u W=7u* M2 DRAIN GATE SOURCE BULK (11.5 8 13.5 15)M3 Y A Vdd Vdd PMOS L=2u W=7u* M3 DRAIN GATE SOURCE BULK (3.5 8 5.5 15)M4 Gnd C 5 Gnd NMOS L=2u W=7u* M4 DRAIN GATE SOURCE BULK (19.5 -21.5 21.5 -14.5)M5 5 B 4 Gnd NMOS L=2u W=7u* M5 DRAIN GATE SOURCE BULK (11.5 -21.5 13.5 -14.5)M6 4 A Y Gnd NMOS L=2u W=7u* M6 DRAIN GATE SOURCE BULK (3.5 -21.5 5.5 -14.5).include "D:\tanner\TSpice70\models\ml2_125.md".param 1=0.5uvvdd Vdd Gnd 5.0va A Gnd PULSE (0 5 50n 5n 5n 50n 100n)vb B Gnd PULSE (0 5 50n 5n 5n 100n 150n)va C Gnd PULSE (0 5 50n 5n 5n 50n 200n).tran/op 1n 400n method=bdf.print tran v(A) v(B) v(C) v(Y)* Total Nodes: 8* Total Elements: 6* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds.END11。