三输入或门版图设计的
三输入异或门
目录一、电路逻辑功能 (2)1.1、电路设计流程 (2)1.2、真值表与表达式 (2)1.3、电路逻辑图 (3)1.4、线路图 (3)1.5、ERC验证及T-Spice仿真 (4)二、版图设计 (6)2.1、总体版图设计流程 (6)2.2、总体版图以及DRC验证 (7)2.3、三输入异或门T-Spice仿真 (8)三、三输入异或门版图设计的LVS验证 (9)四、结论 (10)一、电路逻辑功能1.1、电路设计流程1.2、真值表与表达式表达式：Y =A⊕B⊕C=C B A+C B A+C B A+ABC真值表：A B C Y F0 0 0 0 1 0 0 1 1 0 0 1 0 1 00 1 1 0 11 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 01.3、电路逻辑图1.4、线路图1.5、ERC验证及T-Spice仿真二、版图设计2.1、总体版图设计流程操作步骤：1．新建文件夹：在电脑E 盘新建文件夹，文件夹名为XOR。
2．打开L-Edit 软件：在桌面上双击L-Edit v13.0 快捷键，打开L-Edit v13.0 软件。
3．另存新文件：选择File——Save As 命令，打开“另存为”对话框，在“保存在”下拉列表框中选择存储目录（存储在刚才新建的文件夹XOR中），在“文件名”文本框中输入文件名称，例如：XOR。
4．取代设定：选择File——Replace Setup 命令，单击出现的对话框的From file 下拉列表右侧的Browser按钮，选择d:\My Documents\Tanner EDA\Tanner Toolsv13.0\L-Edit and LVS\SPR\Lights\Layout\lights.tdb文件，如图所示，再单击OK 按钮。
接着出现一个警告对话框，按确定按钮，就可将lights.tdb文件的设定选择性应用在目前编辑的文件，包括格点设定、图层设定等。
实验二三输入与门、三输入或门
实验二三输入与门、三输入或门一、实验目的1、理解简单组合电路设计方法。
2、掌握基本门电路的应用。
二、实验原理三输入与门、三输入或门的真值表略。
输出分别为：out=a&b&c; out=a^b^c;三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上。
四、实验步骤按照步骤三正确连线，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。
引脚锁定见图：图4-1五、实验代码三输入与门参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC;B :IN STD_LOGIC;C :IN STD_LOGIC;OUTA :OUT STD_LOGIC);END triple_input;ARCHITECTURE ADO OF triple_input ISBEGINOUTA<= A AND B AND C;END ADO;波形如下：图5-1三输入或门参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC;B :IN STD_LOGIC;C :IN STD_LOGIC;OUTA :OUT STD_LOGIC);END triple_input;ARCHITECTURE ADO OF triple_input ISBEGINOUTA<= A OR B OR C;END ADO;波形如下：图5-2六、实验现象对应真值表，以开关SW1,SW2,SW3 作为三输入与门或者三输入或门输入信号对应a,b,c，以D101为输出信号，当结果为0时彩色LED灯熄灭，当结果1时彩灯点亮。
三输入与门集成电路设计
三输入与门集成电路设计输入与门是一种基本的逻辑门电路，它在数字电子系统中起着重要的作用。
输入与门将两个或多个输入信号作为输入，并且只有当所有输入信号都为逻辑1时，输出信号才为逻辑1；否则，输出信号为逻辑0。
在本文中，我将设计一个三输入与门的集成电路。
这个电路将包括逻辑门的引脚定义、真值表、卡诺图、布尔代数和逻辑门的实际电路图。
首先，我们来定义三输入与门的引脚。
这个电路将有三个输入引脚（A、B和C）和一个输出引脚（Y）。
接着我们来定义真值表。
真值表显示了当输入引脚取不同逻辑值时，输出引脚的逻辑值。
对于三输入与门，我们有8个可能的输入组合，因此真值表将有8行。
```A，B，C，Y---，---，---，---0，0，0，00，0，1，00，1，0，00，1，1，01，0，0，01，0，1，01，1，0，01，1，1，1```现在我们来使用卡诺图来简化这个真值表。
卡诺图是一种图形化工具，用于将布尔函数转换为逻辑门电路。
对于三输入与门，我们将有一个3×8的卡诺图。
```BC---------AC，0，0，1，1---，---，---，--0，0，0，---，---，---，--0，0，0，---，---，---，--0，0，0，---------```根据卡诺图，我们可以将布尔函数简化为Y=A'BC。
接下来，我们将使用布尔代数来表示布尔函数。
通过应用布尔代数的定律和规则，我们可以简化布尔函数。
对于三输入与门，布尔函数的表达式为Y=A'BC。
最后，我们将设计一个实际的三输入与门电路图。
在这个电路图中，我们将使用逻辑门的符号来表示逻辑门的功能。
根据布尔函数的表达式Y=A'BC，我们需要一个非门和两个与门来实现这个电路。
```ABC\，/\+---Y!v++!```通过连接两个与门的输出到一个非门的输入，我们可以实现三输入与门的功能。
在本文中，我们设计了一个三输入与门的集成电路。
集成电路课程设计报告三输入异或门电路
4.3a
Select Edge to ActC nt
1.000
4.4a
Select Mi nimum Width
2.000
4.4c
Select to Select Spac ing
2.000
异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，
还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。虽
然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地 使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路， 对异或门电路进行了这次课程设计。
2.1
Active Mi nimum Width
3.000
2.2
Active to Active Spac ing
3.000
2.3a
Source/Drain Active to Well Edge
5.000
2.3b
Source/Drain Active to Well Space
5.000
2.4a
WellCo ntact(Active) to Well Edge
异或门（英语:Exclusive-OR gate，简称XOF^ate,又称EOF^ate、ExOF^ate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或
门可由2输入异或门构成。
三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三 输入异或门来说，若输入为偶数（此处包括0）个高电平1,则输出为低电平0； 否则输出为高电平1。
异或门的逻辑表达式：
进一步可得到一位比较器的真值表：
A
B
三输入与非门电路设计
1绪论1.1设计背景集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。
近几年，中国集成电路产业取得了飞速发展。
集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。
集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性、空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发展密切关注和探索。
互补金属-氧化物-半导体集成电路，简称CMOS电路，是集成电路中于六十年代后期才发展起来的后起之秀。
到了六十年代，随着平面型晶体管的发展，以及人们对于半导表面性质认识的深化，特别是具有优良性能的热生长二氧化硅薄膜的成功生长，才导致MOS绝缘栅场效应晶体管和MOS集成电路的问世。
为了把设计的线路生产为集成电路，还必须进行版图设计。
即根据线路中各器件的尺寸和互连进行合理的布局。
版图设计的优劣，很大程度上决定了产品的成品率和可靠性。
在版图设计中的考虑原则是尽可能缩小有源区（即仅包括器件和互连引线部分，不包括键合点)。
这不仅可以减小芯片面积，而且有利于成品率提高。
电源线和地线的走线要通畅，减小串联电阻，保证电路的参量指标。
在可能的条件下，引线孔尽量开大，保证接触良好。
现代化的计算机辅助制版技术，能大大减小人力，做出最佳图形，特别是为大规模集成电路所必需。
中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同发展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。
1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑三输入与门电路原理图。
2.用tanner软件中的L-Edit绘制三输入与门电路版图，并进行DRC 验证。
三输入多数表决器版图设计
集成电路版图设计课程设计报告课题名称：三输入多数表决器姓名：XXXX学号： 21111111 班级：电子科学与技术班1.概述集成电路是一种微型电子器件或部件。
它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。
目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。
单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。
在整个集成电路设计过程中，版图设计是其中重要的一环。
它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。
对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。
版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
不同的工艺，有不同的设计规则。
设计者只有得到了厂家提供的规则以后，才能开始设计。
在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。
2.设计要求1) .设计一个三输入的多数表决器的版图。
2)．分析三输入多数表决器的功能及逻辑关系。
3)．用与非门的形式构建该表决器的电路图。
4)．利用EDA工具PDT画出其相应版图。
5)．利用几何设计规则文件进行在线DRC验证并修改版图。
3.电路分析根据三输入多数表决器的功能要求设计如果同意则输入1不同意输入0三输入表决器功能为有两个或者两个以上人同意则，则输出1，否者输出0,其真值表如下：化简真值表得逻辑表达式表示并化简为：Out=A BC + A B C + AB C +ABC=AB+BC+AC= AB BC AC这样可以用到三个两输入与非门和一个四输入与非门，达到逻辑功能和晶体管数量最小化的效果，节约了版图资源，减小了复杂程度。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
三输入与非门版图设计
目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (2)2 三输入与非门电路原理图编辑 (3)2.1 三输入与非门电路结构 (3)2.2 三输入与非门电路仿真分析波形 (4)2.3 三输入与非门电路的版图绘制 (5)2.4 三输入与非门版图电路仿真并分析波形 (6)2.5 LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：电路原理图网表 (10)附录二：版图网表 (11)1 绪论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。
tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice 程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件L-Edit Pro 包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
三输入或非门版图设计
课程设计任务书目录1.绪论 (1)1.1版图设计基础知识 (1)1.2版图设计方法 (1)1.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (11)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.2 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
而对于全定制设计模式，目前有3种CAD工具服务于他：几何图形的交互图形编辑、符号法和积木块自动布图。
对于两极运算放大器版图设计的例子，采用的是Tanner公司的LEdit软件[2]。
这是一种广泛使用在微机上的交互图形编辑器。
设计者将手工设计好的版图草图用一个交互图形编辑器输入计算机并进行编辑。
三输入异或门版图设计
三输入CMOS异或门
版图设计
学院：
专业：集成电路
姓名：何 宝 华
学号： vbop25@ __
课程名称： VLSI 导论
日期：2011年 12月16日
1名称
三输入CMOS异或门版图设计
2目的
绘制三输入一输出CMOS异或门的版图设计，并对其进行DRC检测和T-Spice模拟仿真。
3设备和工具
PC计算机一台，Tanner软件。
4版图设计要求
（1）0.25u工艺
（2）3输入xor
（3）原理图
（4）原理图有spice仿真
（5）版图
（6）LVS
（7）有封皮
5 S-Edit电路图
电路图1
电路图2
6 T-Spice模拟
7 T-Spice仿真
8 真值表
0011
0101
10
9 验证结果
结合T-Spice仿真图和真值表，表明电路图设计是正确的。
10 L-Edit版图设计
11 DRC检测
12 LVS比较
13 结论
三输入一输出异或门版图设计是正确的。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
三输入或非门版图
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1.1版图设计基础知识.............................. 错误!未定义书签。
1.2版图设计方法 01.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (10)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.2 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
版图设计实验报告
版图设计实验——三输入与或非门的版图实现一、实验要求1、熟悉UNIX基本命令的使用2、了解Cadence软件的使用方法3、掌握半导体集成电路的设计规则4、能够实现基本CMOS集成电路的版图设计二、实验内容使用Cadence Tools实现三输入或与非门（C=)(）电路的版图+F∙AB设计,并实现其设计规则检查（DRC）和电路图与版图一致性对照检查（LVS）。
三、实验设备计算机（内含UNIX系统），Cadence Tool四、实验原理及电路结构分析实验要求实现三输入或与非门电路的版图，则首先要分析此或与非门的电路结构，根据集成电路的有关知识，实现这样的电路，如果使用全互补CMOS集成电路的话，要使用至少6个晶体管，其中NMOS管3个，PMOS管3个。
由于电路结构要求输出函数为C+(，因此根据CMOS集成电路的=)F∙AB设计规则：NMOS逻辑块接地，PMOS逻辑块接高电平，且对NMOS逻辑块，遵循“与串或并”的规律；对PMOS逻辑块，遵循“与并或串”的规律。
：逻辑电路图如下：根据NMOS、PMOS逻辑块电路的设计规则得到晶体管级电路图如下：该电路图实现的逻辑功能 A B C管子工作状态 输出C B A F ∙+=)( 0 0 0 P 管导通；N 管截止 10 0 1 t1、t2导通，t3截止；t4导通，t5、t6截止 10 1 0 t1、t2截止，t3导通；t4、t5、t6截止 10 1 1 t1、t2、t3截止；t4、t5导通，t6截止 01 0 0 t1、t2截止，t3导通；t4、t5、t6截止 11 0 1 t1、t2、t3截止；t4、t6导通，t5截止 01 1 0 t1、t2截止，t3导通；t4、t5、t6截止 11 1 1 P 管截止；N 管道通0 在初步分析了电路的结构和逻辑功能之后，接下来就是要具体的进行该电路的版图设计工作了，首先要明确几个概念。
1、版图设计规则。
主要有两种，一种是微米（um-microm ）设计规则，它是一种以微米为单位的直接描述版图的最小允许尺寸，是一种绝对单位的设计规则；另一种是λ为单位的设计规则，该规则是一种相对单位，若某工艺的特征尺寸为A ，则m A μλ2=，规定最小线宽为λ2，其它最小允许尺寸均表示为λ的整数倍。
三输入或非门版图
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1.2版图设计方法 01.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (10)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.2 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
三输入或门课程设计
三输入或门课程设计一、教学目标本节课的教学目标是让学生掌握“三输入或门”的基本原理和电路实现。
具体包括：1.知识目标：学生能够理解三输入或门的电路结构，掌握其真值表和布尔表达式，了解其在数字电路中的应用。
2.技能目标：学生能够运用三输入或门的设计方法，完成简单的数字电路设计。
3.情感态度价值观目标：培养学生对电子技术的兴趣，增强其创新意识和实践能力。
二、教学内容本节课的教学内容主要包括以下几个部分：1.三输入或门的基本原理：介绍三输入或门的电路结构、真值表和布尔表达式。
2.三输入或门的设计方法：讲解如何设计三输入或门电路，以及其在数字电路中的应用。
3.实践操作：让学生通过实验，亲自搭建三输入或门电路，加深对理论知识的理解。
三、教学方法为了达到本节课的教学目标，将采用以下几种教学方法：1.讲授法：讲解三输入或门的基本原理和设计方法。
2.讨论法：引导学生讨论三输入或门在实际应用中的优势和局限。
3.实验法：让学生通过实验，动手搭建三输入或门电路，提高实践能力。
四、教学资源为了支持本节课的教学内容和教学方法，将准备以下教学资源：1.教材：提供相关章节，让学生预习和复习。
2.参考书：提供电子技术的相关资料，帮助学生深入了解三输入或门。
3.多媒体资料：制作PPT和视频，直观展示三输入或门的电路结构和原理。
4.实验设备：准备三输入或门电路的实验器材，让学生动手实践。
五、教学评估为了全面、客观地评估学生对“三输入或门”知识的学习成果，将采用以下评估方式：1.平时表现：观察学生在课堂上的参与程度、提问回答等情况，了解其对知识的理解程度。
2.作业：布置相关练习题，评估学生对知识的掌握情况。
3.考试：设置期末考试，包括选择题、填空题、计算题和应用题等，全面测试学生对“三输入或门”知识的掌握程度。
六、教学安排本节课的教学安排如下：1.教学进度：按照教材的章节安排，合理安排每个阶段的教学内容。
2.教学时间：安排在上课时间，确保学生能够集中精力学习。
三输入与或门设计
《集成电路版图设计》实验（一）：三输入与或门设计一．设计目的1、掌握使用Ledit软件绘制基本的元器件单元版图。
2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单的门电路，然后对其进行基本的DRC检查。
3、学习标准逻辑单元的版图绘制。
二．设计原理（一）设计步骤：1、设计参数设置：包括工艺参数设置（理解 Technology Unit 和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格）、选择参数设置等2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。
4、尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等（此次实验可以忽略）。
5、版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。
6、布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。
7、版图检查（Layout Check ）：设计规则检验（DRC,Design RuleCheck），能够找到DRC规则在版图的应用点。
（二）设计目标：1、满足电路功能、性能指标、质量要求。
2、尽可能达到面积的最小化，以提高集成度，降低成本。
3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性。
三．设计内容用CMOS工艺设计一个三输入与或门F=A+B﹡C，进行基本的DRC 检查。
四.评价标准本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的入门练习作用。
五．部分设计规则描述设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。
设计规则主要包括几何规则、电学规则以及走线规则。
基于.Cadence平台三输入或非门的设计说明书
基于Cadence 平台三输入或非门的设计设计目的：1、熟悉candence 软件.并掌握其各种工具的使用方法。
2、用cadence 设计一个三输入或非门.并画出仿真电路、版图、并验证其特性。
一、设计背景1.cadence 简介：Cadence 公司的电子设计自动化（Electronic Design Automation ）产品涵盖了电子设计的整个流程.包括系统级设计.功能验证.IC 综合及布局布线.模拟、混合信号及射频IC 设计.全定制 集成电路设计.IC 物理验证.PCB 设计和硬件仿真建模等。
本次设计是基于cadence 工具的三输入或非门的电路和版图设计。
2.三输入或非门：a.逻辑表达式：b.逻辑符号：c.真值表：CB A Y ++=二、三输入或非门电路设计和逻辑仿真进入红帽4系统.打开终端输入cd Artist446进入Artist446目录.输入icms &命令运行Cadence软件。
在打开的CIW的窗口选择tools → Library Manager建立一个新的库文件myLib.在创建一个新的cellview1、在schematic窗口中选择Tools → Analog Evironment,打开模拟窗口1、setup → simulator /directory/host…,在弹出窗口中确认simulator项是spectre.单击ok。
2、setup → Model Library setup.做如下输入.然后add。
3、选择Analyses → Choose.在坦诚的窗口中吧stop time设为50u4、选择outputs → save all.5、选择outputs → to be plotted → select on schematic.然后在schematic窗口中依次选择A、B、C、Y为输入和输出.选择之后按ESC。
6、选择完毕后窗口如下图所示7、选择Simulation → Netlist → Create8、选择Simulation → Run三、版图设计:登录Linux系统.启动终端.cd Layout进入版图目录.然后以layoutPlus &运行版图设计软件.进行版图设计。
三输入与非门版图设计
1绪论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证[2]。
tanner 是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑三输入与非门电路原理图。
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1绪论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。
在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner 是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。
L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。
就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。
HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。
由于HSpice A/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一的模拟电路或数字电路，而且可以有效、完善地仿真模拟和数字混合电路。
经过多年的改版，HSpice A/D以其强大的功能及高度的集成性而成为先进最受欢迎的电路仿真软件。
1.2设计目标1.用MOS场效应管实现三输入或门电路。
2.用tanner软件中的原理图编辑器S-Edit编辑三输入或门电路原理图。
3.用tanner软件中的W-Edit对三输入或门电路进行仿真，并观察波形。
4.用tanner软件中的L-Edit绘制三输入或门版图，并进行DRC验证。
5.用W-Edit对三输入或门的版图电路进行仿真并观察波形。
6.用tanner软件中的layout-Edit对三输入或门进行LVS检验观察原理图与版图的匹配程度。
2三输入或门电路原理图编辑2.1电路结构用CMOS实现三输入或门电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS并联，PMOS的漏极与下面NMOS 的漏极相连作为输出，POMS管的源极和衬底相连接高电平，三个NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。
图2.1 与非门电路的原理图其工作原理为：当A=0,B=0,C=0时，Y=0；当A=0,B=0,C=1时，Y=1；当A=0,B=1,C=0时，Y=1；当A=0,B=1,C=1时，Y=1；当A=1,B=0,C=0时，Y=1；当A=1,B=0,C=1时，Y=1；当A=1,B=1,C=0时，Y=1；当A=1,B=1,C=1时，Y=1；及当输入A,B,C都为0时，与其相连的PMOS管导通，与其相连的NMOS管截至，与GND相连的NMOS导通，输出为GND的值；当输入A=0，B=0，C=1时，与C相连的NMOS管导通，输出为C的值；当输入A=0，B=1，C=0时，与B相连的NMOS管导通，输出为B的值；当输入A=0，B=1，C=1时，与B,C相连的NMOS管导通，输出为B或者C的值；当输入A=1，B=0，C=0时，与A相连的NMOS管导通，输出为A的值；当输入A=1，B=0，C=1时，与A,C相连的NMOS管导通，输出为A或者C的值；当输入A=1，B=1，C=0时，与A,B相连的NMOS管导通，输出为A或者B的值；当输入A=1，B=1，C=1时，与A,B,C相连的NMOS管导通，输出为A或者C 或者B的值；2.2三输入或门电路仿真观察波形给三输入或门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2所示。
图2.2 三输入或门电路输入输出波形图2.3三输入或门电路的版图绘制用L-Edit版图绘制软件对三输入或门电路进行版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如图2.3所示。
图2.3 三输入或门电路版图及DRC验证结果2.4三输入或门版图电路仿真观察波形同或门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.3所示。
图2.4 三输入或门电路版图输入输出波形图三输入或门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。
2.5 LVS检查匹配用layout-Edit对三输入或门进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查三输入或门电路原理图与版图的匹配程度；输出结果如下图2.5。
图2.5 三输入或门电路LVS检查匹配图总结通过这次课程设计，学习使用一个新工具——tanner软件。
并使用tanner 软件对三输入或门模拟电路进行了绘制，并其电路进行了仿真。
在此过程中对IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。
典型的模拟电路的设计借助典型器件特性的探讨、运用tanner软件对模拟电路的原理图进行绘制，并进行了电路仿真，熟悉了tanner在此方面的应用，对这两个软件有了更深刻的了解。
这次课程设计，学习了新软件，对其从一无所知到了解，这其中遇到了许多问题。
在用tanner绘制版图时由于对其结构不是特别熟悉导致出现问题。
PMOS 要使用P select,N well。
NMOS要使用N select。
以至于浪费了挺多时间。
以后在学习的过程中一定要把理论知识掌握熟练，再进行实践。
总的来说这次课程设计还是很有意义的，对自己专业也有了更深的了解。
同时，学会了电路版图的绘制及仿真。
在此次课程设计中也遇到了很多问题，多亏老师的指导和同学的帮助，能够按时完成设计。
参考文献[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.附录一：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:\Users\Administrator\Desktop\LJB\layout\Layout2.tdb* Cell: Cell0 Version 1.80* Extract Definition File: ..\..\tanner\LEdit90\Samples\SPR\example1\lights.ext * Extract Date and Time: 07/05/2013 - 10:26.include C:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 9 = Y (74,-12)M1 2 Y 1 8 PMOS L=5u W=5u* M1 DRAIN GATE SOURCE BULK (63.5 -3.5 68.5 1.5)M2 Y 6 7 8 PMOS L=3u W=5u* M2 DRAIN GATE SOURCE BULK (29.5 -3.5 32.5 1.5)M3 7 4 5 8 PMOS L=3u W=5u* M3 DRAIN GATE SOURCE BULK (18 -3.5 21 1.5)M4 5 3 2 8 PMOS L=3u W=5u* M4 DRAIN GATE SOURCE BULK (7 -3.5 10 1.5)M5 Y Y 1 Y NMOS L=5u W=5u* M5 DRAIN GATE SOURCE BULK (63.5 -24.5 68.5 -19.5)M6 Y 6 Y Y NMOS L=3u W=5u* M6 DRAIN GATE SOURCE BULK (29.5 -24.5 32.5 -19.5)M7 Y 4 Y Y NMOS L=3u W=5u* M7 DRAIN GATE SOURCE BULK (18 -24.5 21 -19.5)M8 Y 3 Y Y NMOS L=3u W=5u* M8 DRAIN GATE SOURCE BULK (7 -24.5 10 -19.5)* Total Nodes: 9* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds.END附录二：电路图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 10:20:01.include "C:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md" Vdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 50n 100n)VC C Gnd PULSE (0 5 0 10n 10n 50n 100n).tran/op 10n 200n method=bdf.print tran v(A) v(B) v(C) v(Y)* Waveform probing commands*.probe.options probefilename="D:\xuexi\LJB\dianlu\Module0.dat"+ probesdbfile="C:\Users\Administrator\Desktop\LJB\dianlu\1003040101lu.sdb" + probetopmodule="Module0".include C:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md * Main circuit: Module0M1 N11 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM2 N11 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM3 N11 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM4 Y N11 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 N18 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N17 B N18 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 N11 C N17 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y N11 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0。