基于Verilog-的任意模长可加减计数器设计

基于Veriloｇ的任意模长可加减计数器设计

一、设计要求

计数器是一种在时钟的触发下，完成计数功能的时序逻辑电路,输出结果由输入时钟和计数器上一状态的计数共同决定。本设计要求实现的计数器,具有以下功能:

（1）要求实现计数器工作状态的控制；

（2）要求实现计数器的异步清零功能;

（3）要求实现计数器递增和递减的功能；

（4）要求实现计数器的计数范围(模长）任意改变;

二、设计思路

计数器工作状态的控制，可以设计一个使能端,在外部时钟的触发下,只有当使能端信号有效(高电平)，才启动计数器的计数功能（递增或递减），否则计数器输出结果不变。

计数器的异步清零功能,可以设计一个外部输入的清零端,在外部输入信号有效（低电平)的情况下,直接清零计数器,不用等待下一个外部时钟的触发,即计数器的清零是异步的。

计数器计数方向的控制,设计一个加减可控的信号端口，在时钟的触发、异步清零无效以及计数器使能端有效的情况下，该输入端为高电平则计数器完成递增功能,低电平则完成递减功能。

实现计数器的任意模长，即进入下一个计数周期,其计数的最大值可以发生变化。设计一个4位(最大模长为16)的输入端口,可以在当前计数周期结束，即计数器产生一个溢出信号的同时，判断该端口输入的信号是否发生变化，通过相邻两个计数周期的端口数据作异或运算,结果为高电平则代表模长发生变化，即进入的下一个计数周期，其计数最大值要发生变化。

三、程序设计

本次设计使用的是Quａrtus １1．0开发环境，该软件没有自带仿真功能(9.0版本以后都没自带)，需要使用第三方的Mｏｄelsim 软件，故本设计的程序包括计数器的Ｖerilog设计以及仿真测试需要的tｅstｂｅnｃh激励文件两部分。

计数器的Veｒiｌog设计:

ｍｏdule Prｊ(ｃlｋ,rst＿inｐｕｔ,eｎ,add＿suｂ, ﻩｄata_input，fulｌ,data_ｏutput);

ｉnpuｔcｌk; ﻩﻩ // 外部时钟

input rst_inpuｔ; ﻩﻩ／/ 外部清零（异步）

ﻩﻩﻩ // 计数使能

input en;ﻩﻩ

inｐut aｄd_sｕb; ﻩ/／计数方向

ｉｎput ［3:0] daｔa_input; // 计数器模长输入oｕtｐut ｒeg full; ﻩ // 计完当前模长

outｐuｔ［３:0] daｔa_ｏutput； // 计数器输出

reｇ[3：0] cuｒｒｅｎt_counter;// 当前计数值(输出)

reg ｕpdａte_lengｔh＿ｅn；／/ 改变模长的使能信号

// 当前计数周期与上个计数周期的模长输入

reｇ [3:０］ｃurrent_cｌk＿data_inｐｕｔ，

last_ｃlk_data_in put；

reｇ[3:０] cｏunｔｅr_length； // 下个计数周期的模长

reｇ[1:０] k;

aｌwａys @(ｐｏｓedgｅｃlk,negｅdge ｒst＿ｉnpｕt)

ﻩbegiｎ

ﻩｉf（!rｓt_inpuｔ）／/ 异步清零

ﻩﻩbegｉｎ

ﻩﻩfuｌl=０;

ﻩcｕrrent_ｃounter＝0;

ﻩend

else ｉf（ｅｎ）／/ 计数使能

bｅｇin

ﻩﻩｉf(aｄd_sub）／/ 加法器

begiｎ

ﻩﻩﻩﻩiｆ(cｕｒｒｅnt_cｏunｔer<

(coｕｎteｒ_ｌength－1)) ﻩﻩﻩbegiｎ

ﻩﻩﻩcurｒｅnt＿ｃｏuntｅr＝

ｃurrenｔ_ｃoｕｎｔｅr+１；

ﻩﻩﻩfulｌ=０;

ﻩﻩﻩﻩend

ﻩﻩﻩelｓｅ

// 加法器计数完产生full脉冲以触发

// 判断下个计数周期的模长是否变化ﻩﻩﻩﻩﻩbegｉn

ﻩﻩﻩﻩﻩcurreｎｔ＿ｃounter＝0；

ﻩﻩfull＝1; /／full输出

ﻩﻩﻩﻩﻩﻩeｎd

ﻩﻩﻩﻩｅnｄ

ﻩｅlse // 减法器

ﻩbｅgｉn

ﻩif(ｃｕrreｎt_coｕnteｒ>０）ﻩﻩﻩｂegiｎ

ﻩﻩﻩﻩcｕrrent_coｕntｅr＝

cuｒrent＿cｏunteｒ-1; ﻩﻩﻩﻩfull＝0；

ﻩﻩﻩｅｎd

ﻩﻩﻩｅlse // 减法器计数完

ﻩﻩｂegｉｎ

cuｒrent＿ｃountｅr=

couｎｔer_lｅnｇth-1;

ﻩﻩﻩfull=1;

ﻩﻩﻩﻩﻩﻩﻩeｎｄ

enｄ

ﻩﻩﻩend

eｎd

//驱动当前计数输出

assigｎｄatａ_ｏutpuｔ=cuｒrｅｎt_counter;

ｉnitiaｌ

bｅｇｉn

ﻩk=１； /／ｋ=1 表示启动计数器的第一个计数周期

ｅｎd

ａｌways @(ｐosｅdｇe full) // 加法器/减法器完成当前周

期计数

ﻩ// 计完当前周期(即ｆｕlｌ有效)才更新

ｂegin

ﻩlast_clｋ＿daｔa_iｎput<=data＿inｐｕt; // 上个周期的模长

ｃurrｅnt_cｌｋ_daｔa＿inpuｔ=datａ_ｉｎｐut；／／当前周期的模长

ｕpdaｔｅ_lengtｈ＿ｅn<=lasｔ_cｌｋ＿ｄａta＿inｐｕｔ＾

current_ｃlk_daｔａ_input;

// updａte_lｅｎgth_eｎ为更新计数器模长的使能端,

// 异或运算使能端为0代表模长变化１不变

k=ｋ＋1; // ｋ的初值为１,k变化说明计数模长更改过了

if(k==2'ｄ３）

ﻩﻩk＝2;

end