CMOS版图设计技巧之一
CMOS反相器的电路仿真及其工艺模拟和版图设计
CMOS反相器的电路仿真及其工艺模拟和版图设计摘要：CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
本文主要通过简单的介绍基于Cadence的CMOS反相器的电路仿真和版图设计及基于SILV ACO的CMOS反相器的工艺仿真，体现了集成电路CAD 的一种基本方法和操作过程。
关键词：CMOS反相器、Cadence、SILV ACO、仿真、工艺、版图0引言：电子技术的发展使计算机辅助设计（CAD）技术成为电路设计不可或缺的有力工具。
国内外电子线路CAD软件的相继推出与版本更新，是CAD技术的应用渗透到电子线路与系统设计的各个领域，如电路图和版图的绘制、模拟电路仿真、工艺模拟与仿真、逻辑电路分析、优化设计、印刷电路板的布线等。
CAD 技术的发展使得电子线路设计的速度、质量、精确度得以保证。
顺应集成电路发展的要求，集成电路CAD，确切地说是整个电子设计自动化必须要有更大的发展。
随着集成电路与计算机的迅速发展，以CAD为基础的EDA技术一渗透到电子系统和专用集成电路设计的各个环节。
一个能完成比较复杂的VLSI设计的EDA系统一般包括10~20个CAD工具，涉及从高层次数字电路的自动综合、数字系统仿真、模拟电路仿真到各种不同层次的版图设计和校验工具，完成自顶向下的VLSI设计的各个环节和全部过程。
为满足日益增大的信息处理能力的需求，主要从实现图形最小尺寸的工艺精度和提高单位面积晶体管数目的集成度两个方面来努力，还要综合考虑满足电路功能以及工作频率和功耗的性能指标。
CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
1基于Cadence的CMOS反相器的设计：1.1 Cadence简介：Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。
CMOS集成电路版图TannerL-Edit设计入门
2019/12/3
(三)本课程所用规则的设计-4
铝引线孔距多晶硅最小距离5um Metal1 Contact to Poly spacing =5um
多晶硅对引线孔的最小覆盖2.5um Poly surround Metal Contact = 2.5um
压焊点100*100um*um,压焊点距电路 30um
2019/12/3
L-Edit画版图的详细步骤
1、将屏幕改为256色，打开L-Edit程序，系统自动将 工作文件命名为L ayout1.sdb； 2、选择save as命令，将文件另存为新文件名； 3、 取代设定：选择Replace setup命令，进行设计规 则取代(如果用其他设计规则，可以输入设计规则)； 4、编辑组件，进行环境设定：选择setup—design命 令对单位格点等进行设定； 5、选取图层;
2019/12/3
（二）例外情况的忽略（ignore）
采用此来设置一些可以忽略的情况，对于特定的规则设置才有用。
Coincidences 边界一致的可以被忽略. Intersections 物体之间交叉的 、If layer 2 completely encloses layer 1
Surround . Surround
2019/12/3
集成电路版图设计入门
钟福如 邮箱：zfr02s03tom 电子科技大学成都学院
主要内容：
2019/12/3
版图设计概念； 版图设计流程及在IC设计中的位置； Tanner版图流程举例（反相器等）。
版图设计概念
2019/12/3
定义：版图设计是创建工程制图（网表）的精确 的物理描述过程，而这一物理描述遵守有制造 工艺、设计流程以及通过仿真显示为可行的性 能要求所带来的一系列约束。
实验十一：CMOS传输门的版图设计
实验十一：CMOS 传输门的版图设计一、实验目的1．熟练使用L-Edit 软件； 2．熟悉设计规则； 3．了解版图设计流程。
二、预习要求1．了解不同颜色代表的不同图层； 2．了解设计规则；3．了解传输门布局图结构形式。
三、实验内容1．使用L-Edit 编辑CMOS 传输门的版图； 2．进行DRC 检查； 3．导出SPICE 文件；4．使用T-SPICE 仿真，验证版图是否正确； 5．分析仿真结果。
四、实验报告要求实验报告包括以下内容：1．CMOS 传输门的电路图和完整版图 2．在进行DRC 检查过程中出现的错误； 3．导出的SPICE 文件； 4．T-SPICE 仿真结果； 5．试验中的心得与体会。
五、CMOS 传输门1．真值表：2．逻辑表达式：CA+CX YC A Y 0 0 X 0 1 X 1 0 0 111A Y5．波形图：六、操作步骤：1．新建文件夹：在电脑E盘新建文件夹，文件夹名为ex11。
2．打开L-Edit软件：在桌面上双击L-Edit v13.0快捷键，打开L-Edit v13.0软件，如图所示。
3．另存新文件：选择File——Save As命令，打开“另存为”对话框，在“保存在”下拉列表框中选择存储目录（存储在刚才新建的文件夹ex11中），在“文件名”文本框中输入新文件名称，例如：ex11。
4．取代设定：选择File——Replace Setup命令，单击出现的对话框的From file下拉列表右侧的Browser按钮，选择d:\My Documents\Tanner EDA\Tanner Toolsv13.0\L-Edit and LVS\SPR\Lights\Layout\lights.tdb文件，如图所示，再单击OK按钮。
接着出现一个警告对话框，按确定按钮，就可将lights.tdb文件的设定选择性应用在目前编辑的文件，包括格点设定、图层设定等。
5．重新命名：将Cell0的名称重新命名，可选择Cell——Rename命令，打开Rename Cell Cell0 对话框，将cell0名称改成CMOSTG。
CMOS版图设计技巧之一解读
集成电路版图设计
西南科技大学
实现源漏共用设计：晶体管有两 个端点A和V+，将它们在左边第一个栅的两边分 别标注。
NMOS版图
集成电路版图设计 西南科技大学
为了找到源漏共用的晶体管，建议把扩散区拆成 几段
集成电路版图设计
西南科技大学
改进：设法减小版图的面积。利用源漏共用，除去一些断 开点，试着连接V+端。 将第二个晶体管左右翻转。能达到的最好的结果：
集成电路版图设计
西南科技大学
二、棒状图（棍棒图）
如何才能容易的从电路图得到最有效的源漏共用版图
呢？——— 棒状图
棒状图的作用：
1、告诉器件的布局和连线关系，之后的工作是用实
际的器件和连线替代棒状图。
2、层之间的连接由“×”决定。表示对氧化层进行刻
蚀
集成电路版图设计 西南科技大学
倒相器
以倒相器为例 在设计中，P型器件通常放在一个共用的N阱 中，N型器件也被放置在一个共用的P阱中。
西南科技大学
集成电路版图设计
主讲 李斌
E_mail:bin_lichina@
信息类专业课程
集成电路版图设计 西南科技大学
内容
一、紧凑型版图 二、棒状图 三、CMOS主从触发器棍棒图的画法
集成电路版图设计
西南科技大学
一、紧凑型版图
经验法则：通过小的、易于理解的功能模块构造大 的设计。 设计目标是使版图紧凑，在设计器件时应尽可能利 用矩形。
集成电路版图设计
西南科技大学
MOS晶体管
1、用一条水平的棒状图形来表示P型扩散区并使其位于图的顶部， 以另一条水平的棒状图形表示N型扩散区并使其位于图的底部。 2、在棒状图中，多晶硅、扩散区以及连线都可以用一条简单的线 来表示 3、多晶硅与扩散区交叉的时候表示一个晶体管。通常棒状图中， 将p型器件放置在顶部，n型器件放置在底部。以“x”表示器 件接触点连接的位置。一两条平行的竖线表示扩散区断开点 的位置。
CMOS反相器的版图设计基础教学课件
确保布局合理，能够正常执行电路功能，能够方便后面的布线操作，使电路 布线最简化。
布线 根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分
之百完成连线。布线主要要考虑布线是否均匀，连线长度是否合理，能否布 通以及能否减少寄生效应等因素。
P+有源区注入 P-Select
N阱 N-Well
多晶 poly
有源区 Active 接触孔 contact
绘制版图
MOS管之间的连接
S
G
B
D
IN
OUT
D
G
B
S
B
VDD
D
G
S
IN
OUT
S
G
D
B
GND
版图修改
为了保证版图尺寸，必须要对版图进行修改（edit)，主要操作有： 取消上步操作 (undo)、重复操作 (redo) 移动 (move)、复制 (copy) 拉伸 (stretch)、 删除 (delete)、旋转 (rotate)。
栅氧层 多晶层 介质层 金属层
器件物理层
版图图层与物理层的关系与区别
衬底 N+掺杂区 (源、漏)
栅氧层 多晶层 介质层 金属层
阱区 (well) 有源区 (active) N、P选择性参杂 (select) 多晶层 (poly) 接触孔 (contact) 金属层 (metal)
版图绘制流程
元器件版图绘制 正确反映元器件的尺寸、管脚和特性。
绘制版图的几个注意事项
晶体管尺寸必须与电路中的尺寸一致； 版图中各图层需遵循设计规则的限定； 布局时，器件摆放尽量紧凑； 布线时金属宽度和间距需满足设计规则要求； 器件之间的连接关系必须完全与电路图中的连接关系相对应。
集成电路版图基础-CMOS版图篇01
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联 复联是同时存在MOS管串联和并联的情 况。
二、集成电路版图设计方法
棒状图设计 ： 为了方便地从电路中得到最有效的源漏共 用版图，可以使用“棒状图设计”，在绘 制版图之前先制作结构草图。 可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
CMOS反相器版图设计
XXXXXXX实验报告课程名称：集成电路设计实验名称：CMOS反相器版图设计学号姓名：指导教师评定：____________________________ 签名：_____________________________一、实验目的1、了解集成电路版图设计流程。
2、利用L-Edit 进行NMOSFET 版图设计。
3、利用L-Edit 进行CMOS反相器设计。
二、实验器材计算机一台，Tanner L-Edit软件三、实验原理CMOS 反相器由PMOS 和NMOS 晶体管组成，利用PMOS晶体管版图和NMOS 晶体管版图可以完成COMS反相器版图的设计。
四、实验步骤1、设计PMOS晶体管版图。
2、设计N MOS晶体管版图。
3、设计CMOS反相器版图：（1）启动版图编辑器L-Edit。
（2）新建文件。
新建一个Layout 文件，文件的设置信息可以从前面创建的文件中复制。
(3) 对文件进行重命名。
将L-Edit 编辑器默认的文件名Layout 改为Inverter。
(4) 设置格点与坐标。
格点与坐标的设定方式与创建PMOS 晶体管时设定的方法一致。
(5) 调用PMOS 和NMOS 晶体管作为例化单元。
使用Cell---Instance 命令来调用PMOS 单元。
在出现的Select Cell to Instance 对话框中，通过点击Browse按钮浏览到“MOS”文件，可以看到该文件下面有PMOS 和NMOS 两个单元，点击PMOS，然后点击“OK”，可以看到Inverter 文件cell0 单元的版图已经添加了PMOS 单元。
利用同样的方法，可以将NMOS 单元也添加进来。
(6) 连接PMOS 和NMOS 晶体管的栅极。
从CMOS 反相器电路可知，PMOS晶体管和NMOS 晶体管的栅极要连在一起作为反相器的输入端，所以在放置这两个晶体管的时候可以将两者的栅极对准，以便连接。
具体操作是，选择Layer的多晶硅(Poly)层和方框绘图工具后，在版图区域中画一个宽度与晶体管栅极相等的多晶硅矩形，如图1 所示。
CMOS IC 版图设计技巧
CMOS IC 版图设计技巧1、布局要合理（1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。
（2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使βpnp↓，抑制Latch-up，尤其是输出级更应注意。
（3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。
（4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。
2、单元配置恰当（1）芯片面积降低10%，管芯成品率/圆片可提高15~20%。
（2）多用并联形式，如或非门，少用串联形式，如与非门。
（3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整。
3、布线合理•布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。
•扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。
•长连线选用金属。
•多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。
•注意VDD、VSS布线，连线要有适当的宽度。
•容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列。
4、CMOS电路版图设计对布线和接触孔的特殊要求（1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。
∙采用接衬底的环行VDD布线。
∙增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。
∙对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。
∙尽量使VDD、VSS接触孔的长边相互平行。
∙接VDD的孔尽可能离阱近一些。
∙接VSS的孔尽可能安排在阱的所有边上（P阱）。
（2）尽量不要使多晶硅位于p+区域上多晶硅大多用n+掺杂，以获得较低的电阻率。
若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂——导致杂质补偿，使ρ多晶硅↑。
（3）金属间距应留得较大一些（3λ或4λ）因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。
版图设计简要
3.关于SAB与HV
3.1
SAB：
SAB区是防止salicide的层次。 SILICIDE就是金属硅化物，是由金属和硅经过物理－化学反应形成的一 种化合态，其导电特性介于金属和硅之间，是用来降低POLY上的连接 电阻。而POLYCIDE和SALICIDE则是分别 指对着不同的形成SILICIDE的工艺流程，下面对这两个流程的区别简述 如下：
2.CMOS版图设计注意
2.2
版图设计注意事项
2.2.1．功率管版图设计 功率输出级的晶体管及其驱动级驱动管的宽长比 W/L 都 很大，这意味着非常长的栅连接，而多晶硅线又是高电阻， 它降低了开关性能。解决办法： （1）并联许多小的晶体管，源漏区多加接触孔； （2）环形或螺旋形连接。
3.关于SAB与HV
先把TO打开，做厚栅氧，其中场氧厚度约为3000~4000A，厚栅氧的厚 度大约在300A，然后在高压mos管的厚栅氧上做HV，主要是保护厚栅 氧，以免其在后续的工艺中受到损伤。
3.关于SAB与HV
HV作为黑板，在做完HV后，把暴露在外面的厚栅氧漂净，其中场氧也 会受到影响，但是3000~4000A的厚度被漂掉300A（厚栅氧的厚度）， 可以忽略不计。漂净后，继续淀积薄栅氧（大约100A），以此分开高压 mos管的栅氧与其他管子的栅氧。
2.CMOS版图设计注意
宽长比较大的几种管子可以采用叉指结构如图1所示，也可以使用环形 的设计方法如图2所示。在这两种方法里面，通过利用低电阻的金属线 连接短的多晶硅部分来减少栅极电阻。以上的各种方法，与工艺支持有 关。
2.CMOS版图设计注意
2.2.2.seal ring 在版图完成之后，在每个芯片四周环绕一圈seal ring可以起到保护和 隔离芯片的作用。这个seal ring 通过金属－连接孔－扩散的方式连接到 衬底并且接VSS电位。对于芯片面积小于8000um×8000um的电路，在 seal ring与主芯片之间需要10um的间隔区域，而对于芯片面积大于 8000um×8000um的电路，则需要15um的间隔区域。 2.2.3.保护环 为了减少闩锁发生，对mos管需要添加保护环，特别是I/O口的管子， 最好是加双环。添加保护环需要注意以下几个问题。 （1）对NMOS来说，加P型保护环；对于PMOS来说，加N型保护环。 （2）N型保护环必须由N阱构造通过N+扩散同VDD相连；P型保护环则 须由P阱和P+扩散同Vss相连。 （3）相同类型和不同类型的保护环之间的最小间距需要参考相应的器 件隔离规范。
版图技术——CMOS集成电路的版图设计
(2)最小间距 例如，金属、多晶、有源区或阱都必须保持最小间距。 (3)最小包围 例如，N阱、N+离子注入和P+离子注入包围有源区应该有足够的余量;多晶硅、 有源区和金属对接触孔四周要保持一定的覆盖。
⑤ 完整的MOS管版版图必须包含两个部分：a）由源、栅和漏组成的器件；b） 衬底连接。
(a)PMOS管
(b)NMOS管 完整的MOS管版图图形
5.1.2 MOS管阵列的版图实现
1.MOS管串联
(1) 两个MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。Y是它们的公共区域，如 果把公共区域合并,得到图5.7(d)所示的两个MOS管串联连接的版图。 从电流的方向可以决定，当MOS管串联时，它们的电极按S-D-S-D-S-D方 式连接。
① MOS管的四种布局图
② 直线形排列的NMOS管
结构图 立体结构和俯视图
③ 源区、沟道区和漏区合称为MOS管的有源区(Active），而有源区之外的区域 定义为场区（Fox)。有源区和场区之和就是整个芯片表面。 Fox + Active = Surface
芯片表面包含有源区和场区两部分
④ N阱CMOS集成电路使用P型衬底，NMOS管直接制作在P型衬底上，PMOS 管做在N阱内。
第5章 CMOS集成电路的版图 设计
主要内容 5.1 MOS 场效应管的版图实现 5.2 版图设计规则 5.3 版图系统的设置 5.4 版图的建立 5.5 版图的编辑 5.6 棍棒图 5.7 版图设计方法概述
5.1 MOS 场效应管的版图实现
5.1.1 单个MOS管的版图实现
CMOS集成电路版图Tanner_L-Edit设计入门
集成电路版图设计入门主要内容：•版图设计概念；•CMOS VLSI制造工艺；•Tanner版图流程举例（反相器）。
版图设计概念定义：版图设计是创建工程制图（网表）的精确的物理描述过程，而这一物理描述遵守有制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。
双极集成电路版图设计MOS集成电路版图设计电压比较器运算放大器CMOS VLSI制造工艺（略）参见相关资料Tanner版图流程举例（反相器）集成电路设计近年来发展相当迅速，许多设计需要借助计算机辅助设计软件。
作为将来从事集成电路设计的工作人员，至少需要对版图有所了解，但是许多软件（如cadence）实在工作站上执行的，不利于初学者。
L-Edit软件是基于PC上的设计工具，简单易学，操作方便，通过学习，掌握版图的设计流程。
Tanner Pro简介：Tanner Pro是一套集成电路设计软件，包括S-EDIT，T-SPICE，W-EDIT，L-EDIT，与LVS ，他们的主要功能分别如下：1、S-Edit:编辑电路图2、T-Spice:电路分析与模拟3、W-Edit:显示T-Spice模拟结果4、L-Edit：编辑布局图、自动配置与绕线、设计规则检查、截面观察、电路转化5、LVS：电路图与布局结果对比设计参数的设置Setup>Design •该对话框共有六页，分别是：Technology(工艺参数)、Grid(网格参数)、Selection(选择参数)、Drawing(绘图参数)、Curves(曲线参数)、Xref files(外部交叉引用参数)•网格分为显示网格、鼠标网格（跳跃、平滑）、定位器网格设计规则的作用•设计规则规定了生产中可以接受的几何尺寸的要求和达到的电学性能。
•对设计和制造双方来说，设计规则既是工艺加工应该达到的规范，也是设计必循遵循的原则•设计规则表示了成品率和性能的最佳折衷设计规则的设置(一)、设计的类型•Minimum Width•Exact Width•Not Exist•Spacing•Surround•Overlap•Extension•Density（1）Minimum Width 该层上所有object在任意方向上的宽度(2) Exact width 该层上所有object在特定方向上的准确宽度（3）Not Exist在指定的层上，所有object都不能存在.这是唯一不含距离的规则（4）Spacing在指定的层上或者在指定的两层之间的object的最小间距（5）Surround 一个层上的物体，在每个方向上，被另一层上的物体至少要环绕x各单位（6）Overlap 一个层上的物体必须与另一个层上的物体交叠的最小尺寸。
CMOS反相器的版图设计
CMOS反相器的版图设计实验一:CＭOS反相器得版图设计一、实验目得１、创建CＭOS反相器得电路原理图(Schemａtｉc)、电气符号(ｓｙｍbol)以及版图(layout);2、利用’gｐｄk09０’工艺库实例化MOS管;３、运行设计规则验证(Deｓign RulｅCheｃk,DRC）确保版图没有设计规则错误。
二、实验要求1、打印出完整得CＭＯS反相器得电路原理图以及版图;2、打印CMOＳ反相器得DRC报告。
三、实验工具Vｉrｔuosｏ四、实验内容1、创建ＣMOS反相器得电路原理图;２、创建CMOS反相器得电气符号；3、创建CＭＯＳ反相器得版图;４、对版图进行DRC验证。
1、创建CＭＯS反相器得电路原理图及电气符号图首先创建自己得工作目录并将/homｅ/ｉｃcad/cds、lib复制到自己得工作目录下(我得工作目录为/hoｍｅ／iccad/iclaｂ),在工作目录内打开终端并打开viｒtuoso(命令为iｃfｂ&）、在打开得ｉcfb –log中选择ｔoｏｌs－>ＬibraryＭaｎager,再创建自己得库,在当前得对话框上选择Ｆile－＞New－＞Librａｒｙ，创建自己得库并为自己得库命名(我得命名为lab1),点击OK后在弹出得对话框中选择Attach ｔo ａn ｅxiｔｉｎg ｔechｆｉle并选择gpd ｋ０90＿v4、6得库,此时Library ｍanager 得窗口应如图1所示:图１创建好得自己得库以及iｎv创建好自己得库之后,就可以开始绘制电路原理图,在Ｌｉbraｒy ｍaｎaｇer 窗口中选中lab1,点击Ｆｉle->New－>Cｅll ｖｉｅｗ,将这个视图命名为inv(ＣMOＳ反相器)。
需要注意得就就是Libraｒy Na ｍｅ一定就就是自己得库,Vｉew Ｎａmｅ就就是ｓcheｍａtic,具体如图２所示:图２inv电路原理图得创建窗口点击OＫ后弹出ｓｃhｅｍatic eｄiｔing得对话框,就可以开始绘制反相器得电路原理图(ｓcheｍatic vｉew)。
CMOS版图
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
可以进行全自动版图设计的EDA工具主要有 Cadence公司的SE、Synopsys的Apollo 等。
第4章 CMOS版图
2．半自动设计
版图的半自动设计是指在计算机上利用 符号进行版图输入，符号代表不同层版的 版图信息，然后通过自动转换程序将符号 转换成版图。
第4章 CMOS版图
3．人工设计
版图的人工设计主要应用在模拟集成电路的 版图设计、版图单元库文件的建立和全定制数字 集成电路设计中。模拟集成电路因其复杂而无规 则的电路形式(相对于数字电路而言)，故在技术 上只适宜于采用全定制的人工设计方法；
第4章 CMOS版图
➢版图设计的流程是由设计方法决定的。版图设计 方法可以从不同的角度进行分类，如果按照自动化 程度，大致可分为三类：全自动设计、半自动设计 和手工设计。
版图设计的一般流程： 1、把整个电路划分成若干个模块； 2、对版图进行规划，确定各个模块在芯片中的具体 位置；完成各个模块的版图及模块之间的互连； 3、对版图进行验证。
➢在这种设计方法下，计算机只作为绘图与规则验证 工具而起辅助作用，对所设计的版图的每一部分， 设计者都要进行反复的比较、权衡、调整和修改， 要求得到最佳尺寸的元器件、最合理的版图布局和 路径最短的互连线等。
➢人工设计在获得最佳芯片性能的同时，也因为芯片 面积最小而大大降低了每个芯片的生产成本，但其 设计周期要比自动和半自动设计方法长。
Lab 9 CMOS反相器版图设计
Lab 9 CMOS反相器版图设计1.实验目的1.1 学会版图自动生成方法1.2 掌握CMOS电路版图设计流程1.3 了解数字模块设计方法2.实验内容版图自动生成如果在lab7与lab8中，绘制nmos、pmos、npn等单元版图存在困难，可使用版图自动生成命令来产生版图，以便后续实验的进行。
nmos版图生成法①在CIW中，选择File→Open，选项设置如下：Library Name designCell Name nmosView Name layout打开nmos的空白视图。
②在CIW中，输入如下命令：hiReplayFile(“LOG/nmos.log”)③按Return键。
④选择Window→Fill All，完成自动生成nmos版图。
⑤存档。
pmos版图生成法①在CIW中，选择File→Open，选项设置如下：Library Name designCell Name pmosView Name layout打开pmos的空白视图。
②在CIW中，输入如下命令：③按Return键。
④选择Window→Fill All，完成自动生成pmos版图。
⑤存档。
npn版图生成法与nmos生成法相同，仅仅在①、②步骤中将nmos改为npn即可。
Inverter版图设计Inverter版图设计规则①单元高度18.0u②power与ground宽度1.8u③ndiff到pdiff间距0.5u④metal1之间间距0.8u⑤metal1宽度0.8u安置mos版图①在CIW中，选择File→Open，设置如下:Library Name designCell Name inverterView Name layout点击OK，弹出Inverter的设计窗口。
②在设计窗口中，选择Create→Instance[i]，在Create Instance窗口中，改变设置如图9.1所示。
图9.1 Create Instance窗口图9.2 Create Shape Pin窗口③设置结束后，在设计窗口中，点击LMB完成添加nmos版图。
chapter 5 CMOS版图设计基础
5.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成 本 尽可能缩短连线，以减少复杂度，缩短延 时、改善可靠性
5.1 版图设计入门
版图编辑
EDA工具的作用 工具的作用
规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus Schematic） 设计规则检验（DRC，Design Rule Checker） 电气规则检验（ERC，Electrical Rule Checker）
2010-12-25
23
实验所采用的设计规则
表 ： 接 触 孔 规 则 规则 5.1 5.2a 5.2b 5.3 6.1 6.2 6.3 6.4 描述 Poly Contact Exact Size FieldPoly Overlap of PolyCnt Not-Exists: PolyCnt_not_on_Poly PolyContact to PolyContact Spacing Active Contact Exact Size FieldActive Overlap of ActCnt ActCnt to ActCnt Spacing Active Contact to Gate Spacing 规则类型 Exact width Surround Not exist Spacing Exact width Surround Spacing Spacing 2 2 1.5 2 2 lambda 2 1.5 5
截面图
有源区图形 有源区最小宽度 相邻有源区边与边 之间的最小间距
5.3 基本工艺层版图
掺杂硅区:n+ 掺杂硅区
CMOS版图设计ppt课件
VTp 0.85V
VDD 3.3V
Cout 150 fF
W ( L )n 6
ppt课件
W ( L ) p 8 94
Rp
1
p (VDD
VTp
)
822.9
tr 2.2R C p out 271.55 ps
ppt课件
95
Rn
1
n (VDD VTn )
照，使得上升时间近似等于下降时间。 然后再去检查DC特性，以保证其合理性
427.35
t f 2.2RnCout 141ps
f max
tr
1 tf
2.42 109 Hz
ppt课件
96
ppt课件
97
ppt课件
98
与非门，或非门的设计
考虑DC特性（电压传输特性） 开关特性（瞬态特性） DC特性常被认为不如开关特性重要 设计其它门（非反向器）时，用反向器作为参
ppt课件
91
下降时间
t f 2.2RnCout
ppt课件
92
Rp
1
p (VDD
VTp
)
Rn
1
n (VDD VTn )
1
定义
fmax tr t f
ppt课件
93
例题3
一个CMOS反向器电 路，其工艺具有下列 参数
求fmax
k' 150 A/V 2 n
k' 42 A/V 2 P
7
CMOS集成电路工艺
双阱CMOS
ppt课件
8
N阱CMOS工艺
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方案二
源漏可以共用
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图形关系
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思考题
1、试着画出m=1、m=3下的反相器的棍棒图
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2、画出传输门的棍棒图
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3、画出二输入与非门 的棍棒图
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二、棒状图（棍棒图）
如何才能容易的从电路图得到最有效的源漏共用版图
呢Байду номын сангаас——— 棒状图
棒状图的作用：
1、告诉器件的布局和连线关系，之后的工作是用实
际的器件和连线替代棒状图。
2、层之间的连接由“×”决定。表示对氧化层进行
刻蚀
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倒相器
以倒相器为例 在设计中，P型器件通常放在一个共用的N阱 中，N型器件也被放置在一个共用的P阱中。
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连接后的棍棒图
最后的一对晶体管(连接C点的)，将它们进行翻转可 以去除一个线的交叉。
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最终的棒状图
由器件B构造的倒相器和由器件C构造的倒相器之间 的连接，由于最后的那个器件翻转而变得简单。
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- 混合棒状图：是指采用扩散区的矩形代替棒图，它给 以更多器件的感觉，更接近于真实版图。
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共用前的版图
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共用后的版图
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方案一
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共用一个阱
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方案二
源漏可以共用
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方案二
源漏可以共用
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主讲 李斌
E_mail:bin_lichina@
信息类专业课程
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内容
一、紧凑型版图 二、棒状图 三、CMOS主从触发器棍棒图的画法
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一、紧凑型版图
经验法则：通过小的、易于理解的功能模块构造大 的设计。 设计目标是使版图紧凑，在设计器件时应尽可能利 用矩形。
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4、二选一电路
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三、CMOS主从D触发器的棍棒图画法
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棍棒图与原理图对照
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共用前的版图
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共用后的版图
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实现源漏共用设计：晶体管有两 个端点A和V+，将它们在左边第一个栅的两边分 别标注。
NMOS版图
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为了找到源漏共用的晶体管，建议把扩散区拆成 几段
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改进：设法减小版图的面积。利用源漏共用，除去一些断 开点，试着连接V+端。 将第二个晶体管左右翻转。能达到的最好的结果：
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MOS晶体管
1、用一条水平的棒状图形来表示P型扩散区并使其位于图的顶部， 以另一条水平的棒状图形表示N型扩散区并使其位于图的底部。 2、在棒状图中，多晶硅、扩散区以及连线都可以用一条简单的线 来表示 3、多晶硅与扩散区交叉的时候表示一个晶体管。通常棒状图中， 将p型器件放置在顶部，n型器件放置在底部。以“x”表示器 件接触点连接的位置。一两条平行的竖线表示扩散区断开点 的位置。