实验二-CMOS与非门版图设计

实验二二输入与非门版图绘制

姓名:_ 谢小玲学号:_2011850038_ 实验日期:_2014.4.3与非门版图绘制一、实验目的利用candence软件绘制与非门版图二、实验内容1、熟悉cadence 定制设计软件平台的基本界面与使用、设计文件组织式；2、了解工艺文件、版图设计等的大致概念，熟悉cadence 软件版图设计相关的功能；3、绘制与非门版图。

三、实验方案及流程图（一）版图绘制前的准备工作1、启动VMware、CentOS虚拟机，将display.drf和csmc0p6um.tf拷贝到bt1138下的exp 目录下，然后打开终端窗口。

2、在终端窗口输入以下命令：cd bt1138/exp/icfb出现的主窗口如图所示3、建立工艺库（1）点击File→New→Library，在随后出现的New Library设置窗口中确定Compile a new techfile 被选中，然后“Name”栏输入工艺库的名字为csmc_tf，然后点OK ；（2）在随后出现的对话框中ASCII Technology File 一项中输入 csmc0p6um.tf，然后点击“OK ”，会出现一个信息窗口，提示已经成功建立工艺库；4、建立设计库（1）主窗口中File→New→Library，会出现New Library 设置窗口，确定“Attach to an existing techfile”选项被选中，库名“Name”设定为“test1”，然后点击“OK”。

（2）在随后弹出设置Technology 库的窗口，选中csmc_tf，然后点击“OK”。

（3）File→New→cell view，在弹出的的窗口中Library Name 为test1，Cell Name输入andnot,通过下面的下拉菜单选中Virtuoso，View Name则会自动变为“layout”，然后点击“OK”，会自动打开出两个窗口：annot的layout编辑窗口，以及LSW窗口。

二输入与非门、或非门版图设计

课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．二输入与非门电路的线路结构2．二输入或非门电路的线路结构3．CMOS倒相器电路的版图4．根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。

CMOS反相器的版图设计

实验一：CMOS反相器的版图设计一、实验目的1、创建CMOS反相器的电路原理图Schematic、电气符号symbol以及版图layout;2、利用’gpdk090’工艺库实例化MOS管；3、运行设计规则验证Design Rule Check;DRC确保版图没有设计规则错误..二、实验要求1、打印出完整的CMOS反相器的电路原理图以及版图；2、打印CMOS反相器的DRC报告..三、实验工具Virtuoso四、实验内容1、创建CMOS反相器的电路原理图；2、创建CMOS反相器的电气符号；3、创建CMOS反相器的版图；4、对版图进行DRC验证..1、创建CMOS反相器的电路原理图及电气符号图首先创建自己的工作目录并将/home/iccad/cds.lib复制到自己的工作目录下我的工作目录为/home/iccad/iclab;在工作目录内打开终端并打开virtuoso命令为icfb &.在打开的icfb –log中选择tools->Library Manager;再创建自己的库;在当前的对话框上选择File->New->Library;创建自己的库并为自己的库命名我的命名为lab1;点击OK后在弹出的对话框中选择Attach to an exiting techfile并选择gpdk090_v4.6的库;此时Library manager的窗口应如图1所示：图1 创建好的自己的库以及inv创建好自己的库之后;就可以开始绘制电路原理图;在Library manager窗口中选中lab1;点击File->New->Cell view;将这个视图命名为invCMOS反相器..需要注意的是Library Name一定是自己的库;View Name是schematic;具体如图2所示：图2 inv电路原理图的创建窗口点击OK后弹出schematic editing的对话框;就可以开始绘制反相器的电路原理图schematic view..其中nmos宽为120nm;长为100nm.与pmos宽为240nm;长为100nm.从gpdk090_v4.6这个库中添加;vdd与gnd在analogLib这个库中添加;将各个原件用wire连接起来;连接好的反相器电路原理图如图3所示：图3 inv的电路原理图对电路原理图检查并保存左边菜单栏的第一个;check and save;接下来创建CMOS反相器的电气符号图创建电气符号图是为了之后在其他的门电路中更方便的绘制电路原理图..在菜单栏中选择design->Create cellview->From cellview;在symbol editing中编辑反相器的电气符号图;创建好的symbol如图4所示：图4 inv的电气符号图2、创建CMOS反相器的版图接下来可以创建并绘制CMOS反相器的版图;在Library Manager中选择File->new->cell view;将view name改为layout;tool改为virtuoso;具体如图5所示：图5 inv版图的创建窗口点击OK;会弹出两个对话框;一个LSW和一个layout editing在弹出来的layout editing中进行版图的绘制;利用快捷键‘i’在gpdk090_v4.6选择nmos和pmos;并将pmos摆放至nmos的上方;为方便确认各个金属或者mos管的距离或者长度;可以使用尺子作为辅助;使用快捷键’k’画一个尺子;使得nmos与pmos的源漏之间距离为0.6nm;如图6所示：图6 mos管源漏之间的距离图然后继续用尺子在nmos与pmos的正中间分别往上下延伸1.5nm;该点即为电源轨道和地轨道的中心点;轨道的宽为0.6nm;长为1.8nm;在LSW窗口中选择metal1作为电源轨道;返回layout editing窗口;使用快捷键’p’;然后设置金属的宽度;将其设置为0.6nm;接着在layout editing窗口中将轨道绘制出来;nmos与pmos 之间用poly金属层连接起来;pmos的源级用metal1金属与上层的电源轨道连接起来;nmos的源级用metal1金属与下层的电源轨道连接起来;并在vdd电源轨道上加一个M1_NWELL;在gnd轨道上加一个M1_PSUB;放置好选中并点击快捷钱’q’;将通孔个数改为3个如图7所示;将columns那一栏的1改为3;pmos及以上部分用nwell包裹起来;具体的连接如图8所示:图7 M1_NWELL的属性图8 连接好的inv版图3、设计规则检查DRC将连接好的inv版图保存;在菜单栏上选择verify->DRC;在弹出的对话框修改一些信息;如图9所示;确保路径正确;并且将Rules library前的勾选取消..图9 DRC的参数设置点击OK;验证完成并成功后会在icfb –log窗口出现如图10所示提示且版图上不会出现错误闪烁;如果有错误的话;可以在菜单栏中点击verify->markets->explain;并选中错误的地方;就会弹出详细的错误解释;然后根据提示修改错误..图10 DRC报告4、打印CMOS反相器的电路原理图以及版图在layout editing窗口的菜单栏上选择Design->plot->submit;然后再弹出来的窗口中修改参数;将header前的勾选取消;如图11所示：图11 打印参数设置继续点击Plot Options;将里面的参数修改如图12所示：图12 打印参数设置点击OK;可在自己的工作目录下找到inv.ps文件;打开文件即可看到打印出来的CMOS反相器版图;如图13所示：图13 打印出来的CMOS反相器版图同理;电路原理图也是如此打印;打印出来的CMOS反相器的电路原理图如图14所示：图14 打印出来的CMOS反相器的电路原理图。

基于二选一传输门及二选一与非门德L-esit版图设计

二选一数据选择器（基于与非门）1电路图（W/L=0.55μm /0.25μm）
版图：
第一步：引入单元图例(NMOS和PMOS)
第二步：各元件之间的连线
第三步：设置电源端，接地端以及输入断和输出端：
第四步：LVS检查原理图与版图的电气特性结果为
实验二二选一数据选择器（基于传输门）2电路图
实验二二选一数据选择器（基于传输门）2电路图
版图：
第一步：引入单元图例：
第二步，各元件的连接：
第三步，设置电源端，接地端以及输入断和输出端：
第四步：LVS检查原理图与版图的电气特性结果为
（注：范文素材和资料部分来自网络，供参考。

请预览后才下载，期待你的好评与关注。

）。

集成电路版图或非门的版图实验

或非门版图实验
1、打开L-Edit程序
2、另存新文件：选择File---Save As命令，打开“另存为”对话框，在“保存在”
下拉表框中选择存储目录，在“文件名”文本框中输入新的文件名。

3、取代设定：选择File----Replace Setup命令，将出现一个对话框，单机Form file
下拉列表框右侧的Browser按钮，并选择light.tdb文件，在单击确定。

4、再按照要求画出pmos，如下图：
5、按照要求画出nmos，如下图：
6、接着对画好的版图进行DRC检查。

7、再新建一个Layout文件，命名为NAND.tdb,把mos.tdb下的nmos和pmos拷
贝到NAND.tdb目录下，在放置到版图中，进行DRC检查。

8、接着就是画出p_bulk，如下图：
9、然后画出n_bulk，如下图：
10、然后把各部分放到一张版图上，进行连接，然后进行DRC检查，如下图：
11、然后将图导出，生成网表文件，接着用T-spice打开，进行模拟。

对模拟
的量添加命令，如下：
.include "E:\Program Files\Tanner\tanner\TSpice70\models\ml2_125.md"
.tran/op 2n 80n method=bdf
.print tran v(A) v(B) v(Y)
vdc1 Vdd GND 5
vpulse1 A GND PULSE (0 5 0 2n 2n 8n 20n)
vpulse2 B GND PULSE (0 5 0 4n 4n 16n 40n)
仿真波形图如下：。

基于与非门的CMOS加法器设计

集成电路设计方向综合课程设计课设题目：加法器电路设计课设仪器：PC机、linux环境、Candence软件学院：专业：班级/学号：姓名：指导老师：目录一：课设内容 (3)二：课设目的 (3)三：加法器背景介绍 (3)四：半加器介绍 (4)1：半加器概念 (4)2：半加器真值表逻辑表达式 (4)五：半加器设计 (5)六：设计内容 (6)1：与非门结构 (6)2：与非门分析 (8)3：半加器电路图的绘制 (11)4：半加器版图的设计 (17)5：版图设计规则 (19)4：课设中出现的问题及分析 (22)七：课设心得 (22)一：课设内容1、查找文献，涉及一个加法器电路；2、基于Cadence的Virtuso平台画出电路图；3、采用Spectre对加法器进行仿真，主要仿真内容：加法器功能、负载电容、功耗；4、基于Virtuso平台画出加法器电路的版图，包括MOS晶体管的版图；5、提交课设报告；6完成答辩。

二：课设目的1：掌握集成电路设计技术和手段2：巩固数字集成电路所学知识3：提高搜集和综合信息能力，并能利用这些信息来实现自己所要实现的功能4：加深对Cadence软件使用的认识，并利用Cadence的Virtuso平台画出电路图5：掌握初步绘制版图的能力，并熟悉版图的设计规则三：加法器背景介绍人类社会的发展已经进入了信息时代，各种信息技术构成了信息时代的基础。

目前，与信息相关的计算机、微电子及通讯技术己经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此集成电路产业己经成为整个电子信息产业的命脉。

而集成电路作为现代信息产业和信息社会的基础，是改造和提升传统产业的核心技术。

随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。

加法器作为各类集成电路模块的核心部件，其重要性不可忽略。

加法运算是最重要最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算[1]。

实验二 CMOS反相器版图设计

实验二CMOS反相器的版图设计主要内容：1．pmos1）N Well （横24纵15）2）Active（横14纵5）3) P Select（横18纵9）4）Poly（横2纵9）5) Active Contact（横2纵2）6) Metal1（横4纵4）2．Nmos1）Active（横14纵5）2) N Select（横18纵9）3）Poly（横2纵9）4) Active Contact（横2纵2）5) Metal1（横4纵4）3. 引用pmos、nmos4. 新增PMOS基板节点元件Basecontactp1）N Well （横15纵15）2）Active（横5纵5）3) N Select（横9纵9）4) Active Contact（横2纵2）5) Metal1（横4纵4）5. 新增NMOS基板节点元件Basecontactn1）Active（横5纵5）2) N Select（横9纵9）3) Active Contact（横2纵2）4) Metal1（横4纵4）6. 引用Basecontactp、Basecontactn7. 连接栅极Poly8. 连接漏极9.绘制电源线（横39纵5）10. 绘制地线（横39纵5）11.标出Vdd与GND节点12.连接电源与接触点（PMOS左边接触点与Basecontactp；连接地与接触点（NMOS左边接触点与Basecontactn。

13.加入输入端口PortA1）Poly Contact（横2纵2）2) Poly （横5纵5）3) Metal1（横10纵4）4) Via （横2纵2）----- Via在Metal1中5）Metal2（横4纵4）------ Metal2与Via、Metal1重叠14. 加入输出端口OUT1) Via （横2纵2）----- Via在Metal1中5）Metal2（横4纵4）------ Metal2与Via、Metal1重叠。

二级CMOS放大器的电路与版图设计

《IC设计实践》报告姓名：潘阿成学号：200881229院系：电子科学与技术学院专业：集成电路设计与集成系统2012年2月25日目录一、设计目标 (1)二、设计平台 (1)三、原理图设计 (1)1、电路结构与工作原理 (1)2、手工计算电路参数 (2)3、仿真、分析与参数调整 (6)4、电路参数仿真结果汇总 (14)四、版图设计 (15)1、版图层次及常用设计规则 (15)2、DRC验证与版图修改 (16)3、LVS验证与版图修改 (17)五、寄生参数提取与后仿真 (117)六、小结 (19)一、设计目标通过使用mentor软件设计一个两级运算放大器，并且使其满足以下指标，如表1所示。

电源电压VDD 5V 共模抑制比CMRR >60dB直流增益Av >60dB 电源抑制比PSRR >60dB 单位增益带宽GB >5MHz 负载电容CL 8pF输入共模范围ICMR 2~4.5V 沟道长L >0.5um输出摆率V out 2~4.8V 功耗P <2mW压摆率SR >10V/us表1 运算放大器设计指标二、设计平台mentor软件及华润上华工艺库0.5um P衬底N阱双多晶硅三层金属混合信号工艺。

三、原理图设计1、电路结构与工作原理电路结构如图1所示。

图1 二级运放电路结构该电路的组成与工作原理：图1中有多个电流镜结构，M5的电流在M1与M2组成的差分对中被平分，流过M1的电流与流过M2电流1,23,45/2d d d I I I ==，同时M3，M4组成电流镜结构，如果M3和M4管对称，那么相同的结构使得在x ，y 两点的电压在Vin 的共模输入范围内不随着Vin 的变化而变化，为第二极放大器提供了恒定的电压和电流。

图1所示，Cc 为引入的米勒补偿电容。

2、手工计算电路参数本次实践使用的工艺是华润上华工艺库0.5um P 衬底N 阱双多晶硅三层金属混合信号工艺。

CMOS二输入与非门设计

《MOS管集成电路设计》期中论文CMOS二输入与非门设计日期：2015年5月21日一电路设计1.1 与非门基础 (3)1.2 CMOS二输入与非门 (4)二版图设计2.1 LASI7软件介绍 (5)2.2 版图设计过程 (5)三规则检查 (8)四 LTspice仿真 (10)4.1电路仿真分析软件简介 (10)4.2 LTspice仿真过程 (11)五总结 (15)六参考文献 (15)MOS（Metal-Oxide-Semiconductor）晶体管是一种金属-氧化物半导体硅场效应管，分为PMOS管和NMOS管两种，由NMOS和PMOS共同构成的电路即为CMOS电路。

和传统的TTL电路相比，MOS集成电路具有功耗较低，速度较快，输入阻抗高，热稳定性好等优点，因而在目前有着广泛的应有，可以预见的是，MOS集成电路代替TTL电路已是大势所趋。

与非门是一种数字电路的基本逻辑电路，可以看做是与门与非门的结合，若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1），在数字电路中有着非常重要的作用。

本设计旨在采用CMOS设计一个二输入的与非门，根据需要，它由两个PMOS（M3和M4）和两个NMOS（M1和M2）构成。

其中，两个PMOS作为上拉管，两个NMOS作为下拉管，两个输入信号A和B分别加在两对互补的NMOS管和PMOS管的栅极上，输出从他们的漏极引出。

设计完之后，用LASI7软件画出版图并进行规则检查。

关键词：CMOS、与非门、逻辑电路、LASI7一电路设计1.1 与非门基础与非门是数字电路中一种重要的逻辑电路，本设计设计的是二输入与非门，它有两个输入端和一个输出端，当输入均为高电平，输出为低电平；若输入中至少有一个为低电平，则输出为高电平，其逻辑符号如图1所示图1 二输入与非门逻辑符号由于有两个输入，所以真值表中它的组合共有4种形式，如表1所示1.2 CMOS二输入与非门二输入与非门的下拉管由串联的NMOS管M1和M2组成，上拉管则由并联的PMOS管的M3和M4构成。

CMOS两输入与非门

数字集成电路设计
实验报告
院系名称
专业班级
学号
学生姓名
指导老师
时间
一、实验目的
通过实验了解CMOS反相器的工作原理，能自己用CMOS和PMOS 连接电路组合成2输入与非门。

实验求得直流特性曲线分析和瞬态分析。

二、实验内容
1、用软件求出输入输出电压曲线
2、通过设置不同的参数求得瞬态分析。

三、实验原理
四、实验步骤
.include "D:\Tanner\tanner\TSpice70\models\ml2_125.md" .dc lin source v5 0 5 0.1
.dc lin source v6 0 5 0.1
.print dc v(OUT)
VTC曲线
瞬态分析
五、实验心得
本次实验虽与上次实验相似，只是所求不一样。

能自己用CMOS 和PMOS连接电路组合成两输入与非门。

通过改变参数实验求得直流特性曲线分析和瞬态分析。

使我进一步了解mos管。

基于CMOS传输门和CMOS非门设计边沿D触发器实验报告..

数字电子技术研讨报告实验题目：基于CMOS传输门和CMOS非门设计边沿D触发器THE D FLIP-FLOP BASED ON THE CMOS TRANSMISSION DOORAND CMOS GATE学院：电子信息工程学院专业：学生姓名：学号：任课教师：侯建军2013 年12 月 3 日绪论一、概述------------------------------------------------------------31.触发器简介--------------------------------------------------32.D触发器-----------------------------------------------------43.CMOS边沿D触发器------------------------------------5二、设计目的及要求---------------------------------------------61.设计目的-----------------------------------------------------62.设计任务及要求--------------------------------------------6三、设计电路------------------------------------------------------61.电路结构设计-----------------------------------------------72.电路工作原理-----------------------------------------------83.特征方程、表、图-----------------------------------------84.脉冲设计-----------------------------------------------------95.异步置位、复位设计---------------------------------------11四、总结与感想---------------------------------------------------12 参考文献-------------------------------------------------------------13 致谢附录本文主要研究了用CMOS传输门和CMOS非门设计边沿D触发器。

实验二二输入与非门版图绘制

姓名:_ 谢小玲学号:_2011850038_ 实验日期:_2014.4.3与非门版图绘制一、实验目的利用candence软件绘制与非门版图二、实验内容1、熟悉cadence 定制设计软件平台的基本界面与使用、设计文件组织式；2、了解工艺文件、版图设计等的大致概念，熟悉cadence 软件版图设计相关的功能；3、绘制与非门版图。

三、实验方案及流程图（一）版图绘制前的准备工作1、启动VMware、CentOS虚拟机，将display.drf和csmc0p6um.tf拷贝到bt1138下的exp 目录下，然后打开终端窗口。

2、在终端窗口输入以下命令：cd bt1138/exp/icfb出现的主窗口如图所示3、建立工艺库（1）点击File→New→Library，在随后出现的New Library设置窗口中确定Compile a new techfile 被选中，然后“Name”栏输入工艺库的名字为csmc_tf，然后点OK ；（2）在随后出现的对话框中ASCII Technology File 一项中输入 csmc0p6um.tf，然后点击“OK ”，会出现一个信息窗口，提示已经成功建立工艺库；4、建立设计库（1）主窗口中File→New→Library，会出现New Library 设置窗口，确定“Attach to an existing techfile”选项被选中，库名“Name”设定为“test1”，然后点击“OK”。

（2）在随后弹出设置Technology 库的窗口，选中csmc_tf，然后点击“OK”。

（3）File→New→cell view，在弹出的的窗口中Library Name 为test1，Cell Name输入andnot,通过下面的下拉菜单选中Virtuoso，View Name则会自动变为“layout”，然后点击“OK”，会自动打开出两个窗口：annot的layout编辑窗口，以及LSW窗口。

版图设计实验报告

版图设计实验——三输入与或非门的版图实现一、实验要求1、熟悉UNIX基本命令的使用2、了解Cadence软件的使用方法3、掌握半导体集成电路的设计规则4、能够实现基本CMOS集成电路的版图设计二、实验内容使用Cadence Tools实现三输入或与非门（C=)(）电路的版图+F∙AB设计,并实现其设计规则检查（DRC）和电路图与版图一致性对照检查（LVS）。

三、实验设备计算机（内含UNIX系统），Cadence Tool四、实验原理及电路结构分析实验要求实现三输入或与非门电路的版图，则首先要分析此或与非门的电路结构，根据集成电路的有关知识，实现这样的电路，如果使用全互补CMOS集成电路的话，要使用至少6个晶体管，其中NMOS管3个，PMOS管3个。

由于电路结构要求输出函数为C+(，因此根据CMOS集成电路的=)F∙AB设计规则：NMOS逻辑块接地，PMOS逻辑块接高电平，且对NMOS逻辑块，遵循“与串或并”的规律；对PMOS逻辑块，遵循“与并或串”的规律。

：逻辑电路图如下：根据NMOS、PMOS逻辑块电路的设计规则得到晶体管级电路图如下：该电路图实现的逻辑功能 A B C管子工作状态输出C B A F ∙+=)( 0 0 0 P 管导通；N 管截止 10 0 1 t1、t2导通，t3截止；t4导通，t5、t6截止 10 1 0 t1、t2截止，t3导通；t4、t5、t6截止 10 1 1 t1、t2、t3截止；t4、t5导通，t6截止 01 0 0 t1、t2截止，t3导通；t4、t5、t6截止 11 0 1 t1、t2、t3截止；t4、t6导通，t5截止 01 1 0 t1、t2截止，t3导通；t4、t5、t6截止 11 1 1 P 管截止；N 管道通0 在初步分析了电路的结构和逻辑功能之后，接下来就是要具体的进行该电路的版图设计工作了，首先要明确几个概念。

1、版图设计规则。

主要有两种，一种是微米（um-microm ）设计规则，它是一种以微米为单位的直接描述版图的最小允许尺寸，是一种绝对单位的设计规则；另一种是λ为单位的设计规则，该规则是一种相对单位，若某工艺的特征尺寸为A ，则m A μλ2=，规定最小线宽为λ2，其它最小允许尺寸均表示为λ的整数倍。

实验七反相器,二输入与非门以及二输入或非门版图设计

学号姓名
实验七1.反相器
反相器EECMOS的schematic图如下所示
其中PMOS管L=180nm W=720nm NMOS管L=180nm W=240nm
根据schematic画出的layout图如下所示
其中该版图长：2.16um 宽：4.87um
则版图面积为S=L*W=2.16*4.87=10.5192(um^2)
经过多此修改后，DRC验证如下
LVS验证如下
2.二输入与非门
二输入与非门nand2的schematic图如下所示
其中两个PMOS管的L=180nm W=720nm 两个NMOS管的L=180nm W=720nm
根据schematic图画出的layout版图如下所示
其中nand2版图的长：2.76um 宽：5.14um
则版图的面积S=L*W=2.76*5.14=14.1864（um^2）
通过改错后，DRC验证结果如下
LVS验证结果如下
3.二输入或非门
二输入或非门nor的schematic图如下所示
其中两个PMOS管的L=180nm W=2.51um 两个NMOS管的L=180nm W=500nm
由schematic图画出的layout版图如下所示
由于PMOS管的宽度较大，为了提高能通过的峰值电流，不浪费diff的面积，最大限度打满了源漏孔
其中该版图的长：2.91um 宽6.65um
则版图面积S=L*W=2.91*6.65=19.3531（um^2）
通过改错，DRC验证结果如下
LVS验证结果如下。

与非门的版图设计实验报告参考模板

实验报告：与非门的版图设计与实现1. 实验目的1.1 了解Schematic设计环境；1.2 掌握与非门电路原理图输入方法；1.3 掌握与非门电路的版图绘制方法；1.4 掌握版图DRC、LVS验证及仿真方法。

2. 实验内容：1）、二与非门的电路及仿真：○1电路图：○2激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \A pulse \ 1.8 0 400n 200nB pulse \ 1.8 0 400n 200n ○3电路图的仿真结果。

2）、二与非门的版图及仿真：○1版图（写出版图的面积）版图面积大约为:15*14=210 um2○2版图的后仿提取网表○3激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \A pulse \ 1.8 0 400n 200nB pulse \ 1.8 0 400n 200n○4版图的仿真结果。

3、收获与感悟：通过这次与非门的实验，我更加熟练地学会了layout的过程，已经能够独立完成电路图、版图的制作和电路的仿真、寄生参数提取、电路后仿真。

这次实验完成后，我在做整个比较器设计的时候，我再次对这次设计的与非门进行了一些修改，主要是优化了面积，改善了输入输出端的位置，使我能在布局比较器的时候更方便。

可见我第一次设计出来的版图还是有很多地方欠考虑的，特别的面积没有做最好的优化，我在后面的实验中做了一些完善，最后还是完成了面积比较理想的完整的比较器。

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CMOS二输入与非门设计

MOS 管集成电路设计》期中论文CMOS 二输入与非门设计日期：2015 年 5 月21 日目录一电路设计1.1与非门基础 (3)1.2 CMOS二输入与非门 (4)二版图设计2.1 LASI7软件介绍 (5)2.2版图设计过程 (5)三规则检查 (8)四LTspice 仿真 (10)4.1电路仿真分析软件简介 (10)4.2 LTspice仿真过程 (11)五总结 (15)六参考文献 (15)摘要MOS（Metal-Oxide-Semiconductor ）晶体管是一种金属- 氧化物半导体硅场效应管，分为PMO管和NMO管两种，由NMO和PMOS共同构成的电路即为CMO电路。

和传统的TTL电路相比，MOS H成电路具有功耗较低，速度较快，输入阻抗高，热稳定性好等优点，因而在目前有着广泛的应有，可以预见的是，MOS集成电路代替TTL电路已是大势所趋。

与非门是一种数字电路的基本逻辑电路，可以看做是与门与非门的结合，若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1），在数字电路中有着非常重要的作用。

本设计旨在采用CMO设计一个二输入的与非门，根据需要，它由两个PMO（M3和M4和两个NMO（M1和M2构成。

其中，两个PMO作为上拉管，两个NMO作为下拉管，两个输入信号A和B分别加在两对互补的NMO管和PMO管的栅极上，输出从他们的漏极引出。

设计完之后，用LASI7 软件画出版图并进行规则检查。

关键词：CMO、S 与非门、逻辑电路、LASI7一电路设计1.1与非门基础与非门是数字电路中一种重要的逻辑电路，本设计设计的是二输入与非门，它有两个输入端和一个输出端，当输入均为高电平，输出为低电平；若输入中至少有一个为低电平，贝揃出为高电平，其逻辑符号如图1所示图1二输入与非门逻辑符号由于有两个输入，所以真值表中它的组合共有4种形式，如表1所示表1二输入与非门真值表1.2 CMOS二输入与非门二输入与非门的下拉管由串联的NMOST M1和M2组成，上拉管则由并联的PMO管的M3和M4构成。