集成电路版图设计_实验四习题

专升本《集成电路版图设计》_试卷_答案

专升本《集成电路版图设计》一、（共75题,共150分）1. 单词“LAYOUT”的含义是:（）。

（2分）A.版图B.电路C.输出.标准答案：A2. 集成电阻通常由扩散或者淀积层形成，通常可以用厚度一定的薄膜作为模型，因此习惯上把电阻率和厚度合成一个单位，称为（）。

（2分）A.方块电阻B.电阻C.半导体电阻.标准答案：A3. 由于其较小的方块电阻，发射区是唯一适合于制作较小电阻（0.5～100）的区域。

对于发射区电阻可以忽略（）和电导调制效应。

（2分）A.电流调制B.电压调制C.电荷调制.标准答案：B4. 在模拟BiCMOS工艺中，发射区电阻可以直接置入（）外延层内；（2分）A.P型B.N型C.P型或N型.标准答案：A5. 电容的标准单位是（）。

（2分）A.法拉B.伏特C.安培.标准答案：A6. CMOS工艺中的多晶硅-多晶硅电容，（）可以用作多晶硅-多晶硅电容的下电极。

（2分）A.电阻多晶硅B.电容多晶硅C.多晶硅栅.标准答案：C7. 单位面积电容与相对介电常数即电介质常数成（）。

（2分）A.反比B.正比C.无关.标准答案：B8. 流过导体的电流会在导体周围产生（）。

（2分）A.电场B.磁场C.电磁场.标准答案：B9. 发射结和集电结的击穿决定了一个双极型晶体管的（）工作电压。

重要的三种击穿电压为VEBO，VCBO，VCEO等。

（2分）A.最大 B.最小 C.任意.标准答案：A10. 发射极开路时集电极的击穿电压表示为VCBO，绝大多数晶体管的集电区和基区都是（）的，所以VCBO通常很大。

（2分）A.重掺杂B.不掺杂C.轻掺杂.标准答案：C11. 二极管连接形式的晶体管可以作为一个很方便的基准（）源。

（2分）A.电压B.电流C.电压或电流.标准答案：A12. 使用P型外延层，必须加入深的轻掺杂（）型扩散区用于制作PMOS晶体管。

（2分）A.NB.PC.N或P.标准答案：A13. MOS晶体管是一种（）控制器件。

南邮集成电路与CAD实验报告4_张长春

《集成电路与CAD》课程实验第 4 次实验报告实验名称：数字集成电路设计实验目的：1，掌握模拟集成电路的基本设计流程2，掌握CADEDNCE基本使用3，学习物理层版图的设计基础实验原理：1，布图规划：在物理实施过程中，从数据输入到时钟树综合之前，大体可以分为：布图规划、电源规划和布局。

布局又称为标准单元放置，包括对I/O单元的排序放置、模块（block）放置和标准单元的规划。

标准单元通常占50%以上芯片面积。

布图规划开始时，要准备好各种基本设计数据和相应的物理库、时序库文件，并输入到布图规划的工具环境中来，为其后的布局和布线做好准备。

2，电源规划电源规划是给整个芯片的供电设计出一个均匀的网络。

电源网络设置、数字与模拟混合供电、单电源与多电源供电电源网络设置。

其中电源环线（power ring）和电源条线（power stripe）的设置为主要工作。

3，布局I/O单元和模块的布放都属于布局的范畴，由于它们已经在布图规划时完成，因此布局的剩余任务主要是对标准单元的布局。

实验内容与结果分析：1，前端设计16位计数器module count(out,clk,rst); //源程序input clk,rst; //指定输入output[3:0] out; //指定输出reg[3:0] out; //out为4位reg型initial out=4'd0; //初始，输出为0always @(posedge clk or negedge rst) //always块beginif(!rst) out=4'd0; //如果rst信号为0输出为0 else //否则开始下面beginout=out+4'd1; //out=out+1if(out==4'd16) out=4'd0; 如果输出为16，归0endendendmodule2，后端设计（1）设计输入：导入前端设计文件（2）布线窗口设定：整体规划版图，如IO口位置，关键路径（3）电源环设定，如下图，设定电源环位置，宽度，长度（3）放置标准单元：将器件放置在版图上（4）多次布线优化（5）时钟树综合，上色最后结果如下：三，实验分析。

本科生课-集成电路版图设计-实验报告

西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。

图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。

然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。

图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。

图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。

集成电路版图设计_实验四习题

集成电路版图设计_实验四习题
实验四：
1、新建版图文件后需要进行栅格设置，栅格设置的路径是: ；
2、调用库中的NMOS器件，设置Length= ；Total width= ；Gate
connection= ；bodytie Type= , 方向为；
3、调用库中的PMOS器件，设置Length= ；Total width= ；Gate
connection= ；bodytie Type= , 方向为；
4、采用金属层和工具绘制电源VDD线和地线GND；
5、采用金属层连接PMOS和NMOS的栅极；
6、拉伸线条的命令是，快捷键是；
7、移动元器件的命令是，快捷键是；
8、缩小视图的命令是，快捷键是；
9、添加标尺的命令是，快捷键是；
10、Creat label采用的图层名称是；
10、对版图做DRC检查，命令的路径是；
11、说明DRC检查需要做哪些设置？gpdk090DRC规则加载的路径是什么？
12、DRC通常会做哪些规则检查？
13、LVS如何设置？。

集成电路版图设计考试题目

集成电路版图设计考试题⽬1、集成电路版图设计师共设 4 个等级，分别是__版图设计员__、__助理版图设计师__、__版图设计师__、__⾼级版图设计师__。

2、元素周期表中⼀些元素（如硅锗）的电学特性介于⾦属与⾮⾦属之间，叫__半导体__。

3、标准双极⼯艺基区⽅块电阻的典型范围为__100 ~ 200 ?/□__。

4、发射区电阻必须置于适合的隔离岛中，通常的做法是发射区电阻制作在基区扩散内，基区扩散⼜制作在⼀个__N阱__内。

5、在零偏压下，这种电容能提供较⼤的单位⾯积电容（典型值为 0.8fF/um2）,但这种电容会随着反偏电压的增⼤⽽逐渐__减⼩__。

6、使⽤⾼介电常数的电介质，利⽤相对较⼩的区域制作__⼤电容器__。

7、结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结__反偏__，该接触也是的集电结和发射结并联，从⽽增⼤了总电容。

8、品质因数的⼀般性原则寄⽣效应越⼩，Q__越⼤__。

9、集电极开路时发射结击穿电压表⽰为 VEBO。

对于标准双极型⼯艺制造的 NPN晶体管，VEBO⼤约 __7V__左右。

10、当 NPN 晶体管的发射结和集电结都处于正偏时就会进⼊__饱和⼯作__状态。

11、发射结齐纳⼆极管的发射区通常为圆形或椭圆形。

采⽤圆形是为了防⽌发射区拐⾓处的__电场增强__。

12、使⽤N型外延层，必须加⼊深的轻掺杂P型扩散区⽤于制作 __NMOS___ 晶体管13、MOS晶体管是__4__端器件。

14、器件的⼏何图形加⼯精确的介质物理学对图像的⼤⼩和__层次__15、集成电路版图设计步骤：__线路图__、___版图__、__DRC__、__LVS__16、LayOut的含义是指：___版图__17、集成电阻通常由扩散或者沉淀层形成，通常可以⽤厚层⼀定的薄膜作为模型，因此习惯上把电阻率和厚度合成⼀个单位，称为__⽅块电阻__。

18、由于其较⼩的⽅块电阻，发射区是唯⼀适合于制作较⼩电阻（0.5 ~ 100?）的区域。

集成电路版图设计(反向提取与正向设计)

集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。

2. 设计一个CMOS结构的二选一选择器。

（1）根据二选一选择器功能，分析其逻辑关系。

（2）根据其逻辑关系，构建CMOS结构的电路图。

（3）利用EDA工具画出其相应版图。

（4）利用几何设计规则文件进行在线DRC验证并修改版图。

三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。

其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。

直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。

其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。

CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。

2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。

二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。

集成电路制造技术习题解答(第4单元)

复习题1.ULSI中对光刻技术的基本要求？答：一般来说，在ULSI中对光刻技术的基本要求包括五方面：①高分辨率。

随着集成电路集成度的不断提高，加工的线条越来越精细，要求光刻的图形具有高分辨率。

在集成电路工艺中，通常把线宽作为光刻水平的标志，一般也可以用加工图形线宽的能力来代表集成电路的工艺水平。

②高灵敏度的光刻胶。

光刻胶的灵敏度通常是指光刻胶的感光速度。

在集成电路工艺中为了提高产品的产量，希望曝光时间愈短愈好。

为了减小曝光所需的时间，需要使用高灵敏度的光刻胶。

光刻胶的灵敏度与光刻胶的成份以及光刻工艺条件都有关系，而且伴随着灵敏度的提高往往会使光刻胶的其它属性变差。

因此，在确保光刻胶各项属性均为优异的前提下，提高光刻胶的灵敏度已经成为了重要的研究课题。

③低缺陷。

在集成电路芯片的加工过程中，如果在器件上产生一个缺陷，即使缺陷的尺寸小于图形的线宽，也可能会使整个芯片失效。

通常芯片的制作过程需要经过几十步甚至上百步的工序，在整个工艺流程中一般需要经过10~20次左右的光刻，而每次光刻工艺中都有可能引入缺陷。

在光刻中引入缺陷所造成的影响比其他工艺更为严重。

由于缺陷直接关系到成品率，所以对缺陷的产生原因和对缺陷的控制就成为重要的研究课题。

④精密的套刻对准。

集成电路芯片的制造需要经过多次光刻，在各次曝光图形之间要相互套准。

ULSI中的图形线宽在1μm以下，因此对套刻的要求也就非常高。

一般器件结构允许的套刻精度为线宽的±10%左右。

这种要求单纯依靠高精度机械加工和人工手动操作已很难实现，通常要采用自动套刻对准技术。

⑤对大尺寸硅片的加工。

集成电路芯片的面积很小，即便对于ULSI的芯片尺寸也只有1~2cm2左右。

为了提高经济效益和硅片利用率，一般采用大尺寸的硅片，也就是在一个硅片上一次同时制作很多完全相同的芯片。

采用大尺寸的硅片带来了一系列的技术问题。

对于光刻而言，在大尺寸硅片上满足前述的要求难度更大。

而且环境温度的变化也会引起硅片的形变（膨胀或收缩），这对于光刻也是一个难题。

集成电路版图设计习题答案第四章电阻

第4章电阻【习题答案】1．请解释方块电阻及其使用方块电阻的意义。

答：电阻的阻值可以用方块电阻乘以方块数得到，其中方块电阻与工艺有关，可通过查工艺手册或设计手册得到。

长和宽相等的电阻包含一个方块，其电阻值为一个方块电阻；长是宽两倍的电阻包含两个方块，其电阻值为两个方块电阻。

方块电阻也称为薄层电阻。

对于相同的集成电路工艺，同一材料的方块电阻是相同的。

有了方块电阻的概念，我们就不必再考虑材料的厚度了，只需关心材料的长度和宽度就可以了。

由于版图设计是利用平面作图方法，因此只考虑长和宽对于电阻的版图设计是非常方便的。

2．集成电路中的电阻主要包括（有源电阻）和（无源电阻）。

3．集成电路中的无源电阻主要包括（多晶硅电阻）、（阱电阻）、（有源区电阻）和（金属电阻）。

4．集成电路中电阻的设计依据主要考虑（误差控制）和（电流密度）两方面。

5. 请解释集成电路中电阻的设计依据。

答：电阻的设计依据主要包括两个方面：误差控制和电流密度。

电阻的误差分析:由于制造工艺误差会导致电阻发生变化，而且总电阻应包括体区电阻、头区电阻和接触电阻。

由于芯片制造厂商能够很好地控制体电阻，而对于头区电阻和接触区电阻的控制却并不理想，因此我们希望，对于一个电阻，体电阻应该在总电阻中起到支配作用，即总电阻应远大于头区电阻和接触电阻。

如果一个电阻体材料的长度接近甚至小于头区材料长度和接触区长度，那么将很难控制该电阻的阻值。

关于电阻尺寸的经验法则为：体区材料的长度至少应为光刻和刻蚀工艺误差的100倍，宽度至少应该为光刻和刻蚀工艺的50倍。

如果需要进一步提高精度，那么长和宽还应该增加，因为线宽控制是不变的，长和宽的增加会提高精度。

电流密度也是电阻设计的一个重要依据。

在这里，电流密度指的是电阻中能够安全可靠通过的电流。

当电阻通过低于电流密度的电流时，电阻能够长期稳定地工作。

在集成电路中电阻的电流密度是比较保守的，可靠性系数通常要达到数万个小时。

有关电流密度的经验法则为：每微米宽度电阻的电流密度为0.5mA。

(完整版)集成电路设计复习题及解答

集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。

（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。

为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。

10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。

11.什么是触发器的建立时间（Setup Time），试画图进行说明。

12.什么是触发器的保持时间（Hold Time），试画图进行说明。

13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。

绪论1、画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

集成电路的版图设计

27
2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOS IC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
15
p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。

Al Poly

diff
2
3

4
⑫ 接触孔：孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。 46

《超大规模集成电路设计》考试习题(含答案)完整版

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。

6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。

1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。

半导体集成电路第4章版图设计及举例

IE max aIEeff
➢ 数字电路中： ➢ a一般取 0.16~0.40mA/um ➢ 模拟电路中： ➢ a一般取0.04~0.16mA/um ➢ LE-EFF通常取正对基区接触孔的发射极
边沿。
三、饱和压降
➢ 数字电路中，VOL即为输出管的饱和压降。 ➢ 饱和压降由两部分构成：
➢
Vces (VBE VCB ) (IC rcs IEres )
不需增加工序、简单易行。 ➢ 应用最广泛的是硼扩散电阻
RY
100 ~ 200 /Y
R
50 ~ 50K
VR
20%
R
VR
2000 ppm / O C
VT
➢ 此外还有磷扩散电阻，通常用于小阻值电阻
或作为第二层内部连线
一、硼扩散电阻：
1.常用图形：
➢ 胖形阻值小，精度要求高 10~102Ω
➢ 瘦形中等阻值
设计程序大体如下：
电路指标试验电路源自工艺设计元件指标布线方案
线路计算机模拟
初步元件设计寄生参数计算
定型电路试制工作版
版图母版
生产
初缩精缩分步重复
4-1 版图设计的一般程序
版图设计的任务：按照电路参数的要求，在给定的电路及工艺条件下，依据一定的规则，设计出电路中每个元件的图形及尺寸，然后排版、布线，完成整个版图。
➢ 两次掩膜对准容差△WMAT-2 ±5.5
下面来推导最小面积晶体管尺寸
1、WE孔射极接触孔取最小尺寸
2、DE-E孔射极孔到射区扩散窗口边缘间距 △WMAT-0.8xje+WdE-E+Gmin
3、DE-B 射区窗口到基区窗口间距 △WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin

集成电路设计练习题

集成电路设计练习题20091、说明一个半导体集成电路成本的组成。

、说明一个半导体集成电路成本的组成。

2、简述CMOS 工艺流程。

简述CMOS 集成电路制造的过程中需要重复进行的工艺步骤。

集成电路制造的过程中需要重复进行的工艺步骤。

3、描述你对集成电路工艺的认识。

列举几种集成电路典型工艺。

工艺上常提到0.25,0.18指的是什么？简述CMOS 工艺技术的发展趋势。

工艺技术的发展趋势。

4、你知道的集成电路设计的表达方式有哪几种？、你知道的集成电路设计的表达方式有哪几种？5、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx 其中，x 为4位二进制整数输入信号。

制整数输入信号。

y 为二进制小数输出，要求保留两位小数。

电源电压为3~5v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。

6、请谈谈对一个系统设计的总体思路。

针对这个思路，你觉得应该具备哪些方面的知识？7、描述你对集成电路设计流程的认识。

、描述你对集成电路设计流程的认识。

8、集成电路前端设计流程，后端设计流程，相关的工具。

9、从RTL synthesis 到tape out 之间的设计flow ，并列出其中各步使用的tool. 1010、简述、简述FPGA 等可编程逻辑器件设计流程。

1111、简述半定制数字电路的设计流程。

、简述半定制数字电路的设计流程。

1212、简要说明并比较数字集成电路几种不同的实现方法。

、简要说明并比较数字集成电路几种不同的实现方法。

1313、什么是集成电路的设计规则。

、什么是集成电路的设计规则。

1414、同步电路和异步电路的区别是什么？、同步电路和异步电路的区别是什么？、同步电路和异步电路的区别是什么？1515、画出、画出CMOS 电路的晶体管级电路图，实现Y=AB+C(D+E) 1616、在、在CMOS 电路中，电路中，要有一个单管作为开关管精确传递模拟低电平，要有一个单管作为开关管精确传递模拟低电平，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用这个单管你会用P 管还是N 管，为什么？管，为什么？1717、硅栅、硅栅COMS 工艺中N 阱中做的是P 管还是N 管，N 阱的阱电位的连接有什么要求？阱的阱电位的连接有什么要求？1818、名词解释：、名词解释：VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA 1919、画出、画出CMOS 与非门的电路，并画出波形图简述其功能。

集成电路设计习题答案1-5章

CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。

P13 5．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。

集成电路版图课程设计实验

《集成电路版图设计》实验课考核表学生姓名专业班级2017级集电创新班学号设计内容描述：基于TSPC原理的D触发器触发器是能够存储一位二进制信息的基本单元。

触发器特点有1.有两个能够保持的稳定状态，分别用来表示逻辑0 和逻辑1。

2. 在适当输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能将获得的新状态保存下来。

把触发器按触发方式分：可分为电位触发方式、主从触发方式及边沿触发方式。

按逻辑功能分：可分为R-S 触发器、D 触发器、J-K 触发器和T 触发器。

1.1 原理介绍下图所示为一个用TSPC 原理构成的上升沿D 触发器的电路图。

电路由11个晶体管构成，分为四级。

当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。

在此期间，第三级和第四级保持原来的输出状态。

当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。

同时，第三级变为开启而且将采样值传送到输出。

注意，最末级(反相器)只用于获得不反相的输出电平。

2.2 电路设计步骤及电路图（1）进入UNIX 系统，Open terminal 即打开终端；（2）输入virtuoso &→回车→进入Cadence 软件,即会弹出virtuoso 对话框；（3）新建一个单元：File→New→Cellview→在Cellname 中输人“D-TSPC”→View name:Schematic →Tool:Composer—Schematic; 即可以弹出D-TSPC Schematic 对话框，开始电路图的绘制；(4) 画PMOS 管：快捷键i→进入Add Instance 窗口→单击Browse→Library 里选择sample→Cell 里选择pmos→View 里选择symbol→close→修改参数（Width,Length）;（5）NPMOS 管、vdd、gnd 的画法与步骤4 相同；（6）输入输出信号的绘制：快捷键p→弹出“Add Pin”对话框→Direction 里选择input/output→pin Names 里写入D/CLK/Q;（7）连线：快捷键W→连接即可；这样就可以得到如下图所示的电路图2.3 版图设计步骤及版图（1 ）在Icfb-Log:/home/004/CDS.log 对话框中，File→New→Cellview→在Cellname：“D-TSPC”→View name:Schematic→Tool:Composer—Virtuoso，即弹出D-TSPC Layout 对话框；根据电路图绘制版图(2)将电路图分成4 部分来绘制版图：1.先画pmos 管，画出出有源区，其次画出栅，注意长度为0.35um;其次是衬底连接；看好串并联，源极和漏极的连接，源极和源极的连接等；在打接触孔后一定要画出金属层；最后不能忘记离子注入区SP、SN 和N阱的绘制；2.画nmos 管，其绘制类似于pmos；3.完成整个TSPC-D 触发器的绘制及绘制输入、输出；4.作标签。

集成电路版图基础知识练习

一、填空1.ls (填写参数)命令用于显示隐藏文件。

（-a）2.进入当前目录的父目录的命令为(%cd ..)3.查看当前工作目录的命令为：（%pwd）4.目录/home/www/uuu已建立，当前工作目录为/home/www，采用绝对路径进入/home/www/uuu的命令为：（%cd /home/www/uuu）5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结果：（对所有的用户增加读写权限。

）6.显示当前时间的命令为：（%date）7.打开系统管理窗口的命令为：（%admintool）8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp 166.111.4.80or %ftp %open 166.111.4.80）9.建立FTP连接后，接收单个文件的命令为：（%get）10.建立FTP连接后，发送多个文件的命令为：（%mput）11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互连层共有_____层，其电路类型为_______。

0.13um 7 CMOS12.请根据实际的制造过程排列如下各选项的顺序：a.生成多晶硅b.确定井的位置和大小c.定义扩散区，生成源漏区d.确定有源区的位置和大小e.确定过孔位置正确的顺序为：___ _________________。

bdace13.集成电路中的电阻主要有__________, ____________, _____________三种。

井电阻，扩散电阻，多晶电阻14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式调用。

若该Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal.15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为___________________________________。

集成电路工艺及版图设计2012年习题

）
20.在某 CMOS 工艺中存在三种 Poly 材料，试问以下情况各需要什么类型的 Poly 材料 ①多晶硅栅（ ②阻值为 10K 欧姆的电阻（ ③阻值为 1M 欧姆的电阻（ A 掺杂且硅化的 Poly B 掺杂未硅化的 Poly C 未掺杂且未硅化的 Poly 21. 在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？（） A 第一层多晶硅的面积 B 第二层多晶硅的面积 C 二层多晶硅重叠后的面积 22. 下列关于 Latch up 效应说法不正确的是（ B. C. D. ） A. 衬底耦合噪声是造成 Latch up 问题的原因之一。 Latch up 效应在电路上可以解释为 CMOS 集成电路中寄生三极管构成的正反馈电路。 Latch up 效应与两个寄生三极管的放大系数有关。 Latch up 效应与井和衬底的参杂浓度无关。）
正常 3.6 请根据 1um 的设计规则，画出 5/1 的 PMOS 管（包含背栅接触），请画出相应的 N 阱、多晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。（注每个方格 1um,设计规则参考最后附录 1，方格可以自己在作业纸上绘出）
3.7 基于 N 阱 P 衬底工艺画出反相器的版图和剖面图（包含背栅接触） 3.8 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为 1um,折角当成 0.6um。
华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University）华侨大学厦门专用集成电路与系统重点实验室
剖面5ຫໍສະໝຸດ Fall2012 集成电路工艺及版图设计 Homework Assignment

集成电路基础工艺和版图设计测试试卷

集成电路基础工艺和版图设计测试试卷（考试时间：60分钟，总分100分）第一部分、填空题（共30分。

每空2分）1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。

2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。

3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅极、源极、漏极、背栅。

4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元的设计方法，芯片利用率最低的是基于门阵列的设计方法。

第二部分、不定项选择题（共45分。

每题3分，多选，错选不得分，少选得1分）1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD）A、MOS电容B、双层多晶硅电容C、金属多晶硅电容D、金属—金属电容2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD）A、源漏扩散电阻B、阱扩散电阻C、沟道电阻D、多晶硅电阻3、以下属于无源器件的是（CD ）A、MOS晶体管B、BJT晶体管C、POL Y电阻D、MIM电容4、与芯片成本相关的是（ABC）A、晶圆上功能完好的芯片数B、晶圆成本C、芯片的成品率D、以上都不是5、通孔的作用是（AB ）A、连接相邻的不同金属层B、使跳线成为可能C、连接第一层金属和有源区D、连接第一层金属和衬底6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。

A、天线效应B、闩锁（Latch up）C、ESD(静电泄放)保护D、工艺角（process corner）分析7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB）A、寄生电容减小，增加开关速度B、门延时和功耗乘积减小C、高阶物理效应减少D、门翻转电流减小8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。