基于锁相环的频率合成器的设计

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基于MC145151-2PPL频率合成器的设计

基本原理为；由信号源石英晶体振荡器产生出
一
频率合成器的频率分辨率。改变Ｒ数值的大小，
准频率源相组合，就能产生与标准信号源有相同的频率稳定度、准确度的众多频率点。
可改变频率合成器的分辨率。由以上可以看出当环路锁定后，压控振荡器的输出频率严格与输入频率行相等。同时在一定范围内跟踪输入信号频率变化，具有良好的跟踪特性。只要ＬＰＦ通频带设计合理，整个环路就具有良好的
窄带滤波特性。
１ＭＣ１４５１５１－２锁相环简介
ＭＣ１４５１５１－２是一块双列直插式ＣＭＯＳ大规模集成电路，由４位总线输入、锁存器选通
个高稳定度的标准频率ｆｓ，经参考分频器进
：
ＲＡ２ＲＡ１ＲＡｏＭｃ１４５１５１ — ２
：：ＭＡＸ３０８
；
随着移动通信、雷达技术以及遥测、遥
感测控技术不断发展，各种系统对频率源的要求越来越高，不但要求频率稳定度和准确度高，而且还要求能方便的改变收发频率。特别是无
图一１基本锁相环频率合成器组成框图
【关键词】频率合成ＶＣＯ锁相环频率源分
频器
广一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一一１广一一一一一一一一一一一一一一一１

LMX2336锁相环频率合成器电路的设计及编程应用

ｉｎｔｅｒｎａｌｓｔｒｕｃｔｕｒｅｏｆｔｈｅｌｏｗ－ｐｏｗｅｒｄｕｌ－ａｃｈａｎｎｅｌｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒＬＭＸ２３３６ｗｈｉｃｈｉｓｐｒｏｄｕｃｅｄｂｙｔｈｅＮａｔｉｏｎａｌＳｅｍｉｃｏｎ－ｄｕｃｔｏｒｃｏｒｐｏｒａｔｉｏｎｉｓｉｎｔｒｏｄｕｃｅｄ，ｏｎｔｈｅｂａｓｅｏｆｓｔｕｄｙｉｎｇｔｈｅｃｈａｒａｃｔｅｉｓｒｔｉｃｓｆｏｉｔｓｓｔｕｃｒｔｕｒｅ，ｔｈｅｄｅｓｉｎｇｏｆｐｅｉｐｒｈｅｒａｌｌｏｏｐｉｌｆｔｅｒ
ｎｄａＶＣＯｃｉｒｃｕｉｔｂａｓｅｄｏｎＬＭＸ２３３６ｉｓｇｉｖｅｎ．ＴｈｅｗａｙｕｓｉｎｇＨｏｔｅｌｋｐｒｏｒａｇｍｍｉｎｇｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒＨＴ９８Ｒ０６８ｔｏｃｏｎｔｒｏｌ
不可比拟的。ＬＭＸ２３３６就是这样一款符合设计应用
干扰，产生频率稳定度高的射频载波，在通信传输中
【摘
要】在无线电收发设备中，锁相频率合成器电路是其不可或缺的组成部分。首先介绍了美国国家半导体公司
生产的低功耗双通道频率合成器ＬＭＸ２３３６的内部结构，然后在深入研究其应用特点的基础上，给出了基于ＬＭＸ２３３６的外围滤波器和ＶＣＯ电路的设计，以及利用合泰单片机ＨＴ９８Ｒ０６８编程控制ＬＭＸ２３３６来达到调整ＶＣＯ

基于ADF4157的Σ-△小数分频锁相环频率合成器设计

图３示为芯片原理框图，ＬＤＴ、Ｅ为串行输入时所ＣＫ、ＡＥＬ
相对较差，成度低，集越来越不能满足现代低成本、高一致性、
钟数据和使能控制；ＸＵＭＵＯＴ为输出信号锁定检测脚；Ｐ为电Ｃ荷泵输出。中，Ｓ其ＣＲ为快锁功能控制，它可以在小频率范围内信号变换时陕速锁定，它的原理是通过控制ＣＰ输出电流来降
为（ＲＣ２％ｖ。ＦＡ／２ＸＦｍ
∞ ｍＲⅡ ｓ
式（中第一项为所需频率，二项为由小数分频形成的１）第
阶调制的量化误差。
它将前一级的量化误差作为下一级调制器的输入，而把从
噪声推向远端，噪声在信号近端受到很大抑制，以被环路使可滤波器滤除，从而达到更好的噪声整形效果。因此，采用多阶调
快速发展，高频率、定度的要求就越高。对高稳
荡器输出信号相位，出两个信号相位差成正比的电压作为取
误差电压来控制ＶＯ输出频率，Ｃ实现稳定信号输出。
整数分频锁相环频率合成器存在高分辨率低噪声之间
锁相式、锁相式和数字分频锁相式三种。数字分频锁相环取样
∑一 △小数分频锁相环频率合成器具有很高的开关速度以及通过ＦＧＰＡ控制可以迅速变频，有效地抑制了输出杂散，有效地解决了高鉴相频率和高分辨率的矛盾，降低了输出信号的相位噪声。三阶 ∑一ｂＡｌ数分频锁相环的结构如图ｌ所示。

湘潭大学专业综合课程设计

2
2.3.4 2.3.5
反相器 CD4049 计数器 CD4518，CD4522 等
3、原理图
3
4、工作原理
4049 做为振荡器和驱动，产生 100kHz 的频率输入 4518，然后进行 100 分频，把输出信号送入 CD4046 锁相环，CD4046 的输出信号送入三个 CD4522 计数器进行分频，计数器的输出信号再送入 CD4046 做为比较信号。
6 、参考文献
1 康华光.电子技术基础（模拟部分）第五版.北京:高等教育出版社，2010 2 樊昌信曹丽娜.通信原理.第 6 版.北京:国防工业出版社,2011
8
6
13.15 脚内部独立的齐纳稳压管负极。 4.2.2 鉴相器 PDI： CD4046 芯片内的鉴相器 PDI 是一个数字逻辑异或门，由于 CMOS 门输出电平在 0～VDD 之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII 是一个由边沿控制的数字比相器和互补 CMOS 输出结构组成的三态输出式鉴相器。由于数字比相器仅在 ui 和 uv 的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。 4.2.3 压控振荡器 VCO： CD4046 内部的 VCO 是一个电流控制型振荡器，其振荡频率与控制电压 Ud 之间的关系可以用下式表示：
ui ( f i ) VDD
14
16
A1
PDI
2 13
Text
3 uv ( f v ) 4 6 Ct 7 11 12 R4 R5 8 5 VCO
PDII
1 R1 9 R2
R3
A2
10 C
15

基于锁相环频率合成技术的波形发生器设计

基于锁相环频率合成技术的波形发生器设计一、引言波形发生器是一种用于产生特定波形信号的电子设备，广泛应用于通信、测量、实验室等领域。

基于锁相环频率合成技术的波形发生器能够高精度地产生各种复杂的波形信号，具有频率可调、相位可控、稳定性高等优点，因此在现代电子设备中得到了广泛的应用。

二、基本原理基于锁相环频率合成技术的波形发生器主要由锁相环（Phase-Locked Loop, PLL）和数字控制电路组成。

其中，锁相环是一种反馈控制系统，它通过比较输入参考信号和输出信号的相位差，并根据差值进行调整，使输出信号的频率和相位与输入参考信号保持一致。

数字控制电路则负责接收用户设置的参数，控制锁相环的工作状态和输出信号的波形特性。

三、设计步骤1. 确定波形要求：首先需要明确设计的波形类型和要求，例如正弦波、方波、三角波等，以及所需的频率范围和分辨率。

2. 选择锁相环芯片：根据波形要求选择合适的锁相环芯片，考虑芯片的性能指标、工作频率范围、稳定性等因素。

3. 设计参考信号源：波形发生器的基准时钟通常采用稳定的晶振或时钟源，根据锁相环芯片的需求设计参考信号源电路。

4. 设计数字控制电路：根据用户需求设计数字控制电路，包括参数输入、控制逻辑和输出接口等部分。

5. 编程设置参数：利用数字控制电路进行参数设置，包括频率、相位、幅度等参数的输入和调整。

6. 输出波形信号：锁相环芯片根据输入的参数和参考信号源产生稳定的波形信号，并输出给用户使用。

四、应用场景基于锁相环频率合成技术的波形发生器广泛应用于多个领域。

在通信领域，它可以用于产生各种调制信号，用于调试和测试通信设备的性能。

在测量领域，它可以用于产生精确的时钟信号，用于同步测量设备的采样时序。

在实验室研究中，它可以用于产生特定频率和相位的信号，用于控制和激励实验装置。

五、总结基于锁相环频率合成技术的波形发生器具有频率可调、相位可控、稳定性高等优点，能够产生各种复杂的波形信号。

《基于FPGA的PLL+DDS的频率合成器》范文

《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着通信技术的飞速发展，频率合成器作为电子系统中的关键部件，其性能和稳定性直接影响到整个系统的性能。

本文将详细介绍一种基于FPGA（现场可编程门阵列）的PLL（锁相环）+DDS（直接数字合成器）的频率合成器，并对其设计原理、实现方法及性能优势进行深入探讨。

二、PLL+DDS频率合成器的工作原理PLL+DDS频率合成器通过将PLL与DDS结合，利用两者的优势来达到高精度、高稳定性的频率输出。

PLL模块主要负责跟踪和生成参考频率，而DDS模块则能够快速生成多种频率的波形。

FPGA作为核心控制器，负责协调PLL和DDS模块的工作，实现频率的合成和输出。

三、设计实现1. 硬件设计在硬件设计方面，PLL+DDS频率合成器主要包含FPGA、PLL模块、DDS模块以及输出电路等部分。

其中，FPGA作为核心控制器，负责协调整个系统的运行。

PLL模块采用高精度的锁相环电路，以实现稳定的参考频率输出。

DDS模块则采用数字方式生成多种频率的波形。

2. 软件设计在软件设计方面，需要编写FPGA的程序代码来实现对PLL 和DDS模块的控制。

通过配置FPGA的IO口，实现对PLL和DDS模块的驱动和控制。

同时，还需要编写相应的算法程序，以实现频率的合成和输出。

四、性能优势基于FPGA的PLL+DDS频率合成器具有以下优势：1. 高精度：PLL和DDS的结合使得频率合成器具有高精度的频率输出。

2. 高稳定性：通过PLL模块的锁相环电路，可以实现稳定的参考频率输出，从而提高整个系统的稳定性。

3. 快速响应：DDS模块采用数字方式生成波形，具有快速响应的特点，可以快速调整输出频率。

4. 灵活性：FPGA的可编程性使得频率合成器具有很高的灵活性，可以方便地实现多种功能的扩展和升级。

五、应用领域基于FPGA的PLL+DDS频率合成器在通信、雷达、电子测量等领域具有广泛的应用。

例如，在通信系统中，它可以为基站提供稳定的射频信号；在雷达系统中，它可以为雷达提供精确的扫描频率；在电子测量领域，它可以用于信号源的生成和测试等。

基于多环锁相宽带细步进频率合成器的设计

Ｋｅｙｗｏｒｄｓ：ｍｕｌｔｉｄｏｏｐｔｅｃｈｎｏｌｏｇｙ；ＰＩ；ｗｉｄｅｂａｎｄ；ｓｍａｌｌｓｔｅｐ；ｌｏｗｓｐｕｒ
现代军事电子对频率源的综合性能提出了越来越高的要求。宽频段覆盖、细频率步进、低相位噪声和低杂散水平成为了频率合成器的重要发展趋势。为实现上述目标，基于多
Ａｂｓｔｒａｃｔ：Ｔｏｍｅｅｔｔｈｅｒｅｑｕｉｒｅｍｅｎｔｓｏｆｗｉｄｅｂａｎｄａｎｄｓｍａｌｌｓｔｅｐ，ｔｈｅｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒｂａｓｅｄｏｎｍｕｌｔｉ－ｌｏｏｐｔｅｃｈｎｏｌｏｇｙｉｓａｎａｌｙｓｅｄａｎｄｒｅｓｅａｒｃｈｅｄ．ＴｈｅｆｅｑｒｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒｕｓｉｎｇＤＤＳ＋ＰＬＬｔｅｃｈｎｏｌｏｙｇｉｓｉｎｔｒｏｄｕｃｅｄｉｎｃｏｎｔｒａｓｔｔｏｃｏｎｖｅｎｔｉｏｎａｌｓｉｎｇｌｅ
第２１卷第６期
ＶｏｌＩ２１Ｎｏ．６
电子设计工程
ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎＥｎｇｉｎｅｅｒｉｎｇ

基于CD4046锁相环的数字频率合成器电路设计

山西电子技术２０１３年第５期
文章编号：１６７４－４５７８（２０１３）０５－０００９－０３
应用实践
基于ＣＤ４０４６锁相环的数字频率合成器电路设计
刘艳红
（国营第七八五厂，山西太原０３００２４）
定时器产生的电信号作为输入信号（参考信号）ｆｉ输入４０４６
相位比较器一端，从压控振荡器输出信号ｆｎ经可预置分频器（Ｊ７、ｒ分频）合成后得反馈信号ｆｂ加到相位比较器的另一端，两个输入信号在相位比较器中进行相位或频率比较，然
信号处理技术，它能严格跟踪相干信号频率。利用锁相环构成的频率合成器电路结构简单，输出频率成分频谱纯度高，
是一个较好的频率转换系统。
１电路总体设计思路
该锁相环数字频率合成器实现的主要技术指标为：输入频率ｆｉ＝１００Ｈｚ；输出频率ｆｏ＝１００Ｈｚ～９９．９ｋＨｚ；分频系数 Ⅳ为１— ９９９之间的任意整数。其总体框架如图１所示：
摘要：主要介绍ＣＤ４０４６锁相环数字频率合成器的构成电路及原理。ＣＤ４０４６锁相环数字频率合成器主要由振荡源电路、１／Ｎ可预置分频器以及锁相环电路构成。其功能是将一给定频率的输入信号经频率合成后产生一系列的 Ⅳ倍频率的输出信号。此频率合成器具有系统稳定、精确度高、较高的可选择性与实用性等特点。关键词：频率合成；锁相环；ＣＤ４０４６；分频器中图分类号：ＴＮ７４２．１文献标识码：Ａ

基于锁相环(PLL)L波段的频率合成技术

ａ
ｔ
ｂ● ａｎ．Ｏ１ｄ－Ｚ● ｎｎ
ａａＯｎ
ｄＨ．１ＵＴｅ
．ＪＣ
Ｕｈ
ａｎ
ｎ
Ｏｌ
Ａｂｓｔｒａｃｔ：ＦｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒｉＳｔｈｅｃｏｒｅｃｏｍｐｏｎｅｎｔＯｏｆｔｈｅｅｌｅｃｔｒｏｎｉｃｅｑｕｉｐｍｅｎｔ，ｔｈｅｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅ
ｇ
ｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅｏｖｅｒａｌｌｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅｅｌｅｃｔｒｙｏｎｉｃｅｑｕｉｐｍｅｎｔ．ＩｎｔｈｉＳｐａｐｅｒ，ａｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ
ＶＡ
ｆｒｅｑｕｅｎｃｙｔｅｃｈｎｉｑｕｅｂａｓｅｄｏｎｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ（ＰＬＬ）ＬＺＵｂａｎｄｉｓｓｔｕｄｉｅｄ．ＩｔｓｄｅｓｉｇｎｓｃｈｅｍｅｕｓｅｓＭＣ１４５１５２ｔｏＰ
中能够有效地减少对同步噪声的影响从而使电视同步的性能展晨从黑白电视水平同步电路中开始的庙于其可以降低噪声
显著提升。锁相环路的低噪声跟踪功能，已经得到人们的重视越对同步的影响使得电视图像的同步性能得到很大的提高。因此
来越快地发展届前已经广泛应用于各个领域。
频率源通过分频倍频和混频以获得更多的频率。
获得了广泛的应用。由于锁相技术广泛使用在电子技术各个领
频率合成技术与其他科学技术是一样的砉陧从实际需要中
２０ｌ６．０１
域这已经成为常用的电子器件的一个基本组成部分。锁相环是２．１锁相环在频率合成电路中的应用

基于cd4046锁相环的数字频率合成器电路设计

基于cd4046锁相环的数字频率合成器电路设计1. 介绍在当今的数字电子领域，频率合成器扮演着至关重要的角色，它可以将一个基础频率信号合成出多个频率信号，广泛应用于收音机、数字通信、无线电、雷达等领域。

本文将重点讨论基于cd4046锁相环的数字频率合成器电路设计，以及CD4046的基本工作原理和性能特点。

2. 基础原理CD4046作为一种锁相环集成电路，它由相位比较器、环路滤波器和振荡器组成。

在频率合成器中，CD4046可以将输入信号频率合成成另一个输出频率信号，并且具有较高的信号锁定能力。

其基本工作原理是根据输入信号频率与振荡器输出信号频率之间的差值，不断调节振荡器输出频率，直至二者频率相同，从而实现信号的合成。

3. 设计步骤(1) 确定合成频率范围：根据实际需求确定所需合成频率范围，进而选择合适的分频倍数和振荡器参数。

(2) 选择振荡器电路：根据合成频率范围选择合适的振荡器电路和频率合成器芯片，CD4046是目前较为常用的选择之一。

(3) 进行电路仿真：使用电路仿真软件对设计电路进行仿真和调试，确保电路工作稳定和合成频率准确。

(4) 调节环路参数：根据实际需求调节环路参数，如环路带宽和环路增益，以实现更精准的频率合成效果。

4. 性能分析CD4046锁相环具有较高的抗干扰能力和频率稳定性，能够在一定程度上抵抗外部环境干扰和波动。

其响应速度较快，能够实现快速锁定输入信号频率，并且具有较高的合成精度和稳定性，适用于多种频率合成场景。

5. 个人观点在设计数字频率合成器时，选择合适的频率合成器芯片对电路性能起着至关重要的作用。

CD4046锁相环作为一种可靠的集成电路芯片，具有较高的性能和稳定性，是设计高质量数字频率合成器的重要选择之一。

在实际应用中，需要根据具体需求合理设计振荡器电路和调节环路参数，以实现更加精准和稳定的频率合成效果。

总结：本文对基于CD4046锁相环的数字频率合成器电路设计进行了全面评估和探讨，介绍了其基本工作原理、设计步骤、性能分析和个人观点，并对其在数字频率合成器设计中的重要性进行了强调。

基于CD4046锁相环的频率合成器设计

4.频率输出范围700.00KHz-799.90KHz
三、确定电路组成方案
原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：
图2 1——999分频器
五、锁相环参数设计
本设计中，M固定，N可变。基准频率f2定为100Hz，改变N值，使N=7001~7999，则可产生f2=700.1KHz—799.9KHz的频率范围。锁相环锁存范围：
fmax=800.00KHz
fmin=700.00KHz
则fmax/fmin=1.1
使用相位比较器PC2
（三）、N分频的设计
根据本次课程设计的要求，需设计一个N=7000-7999的分频计。通过方案的比较采用四块CD4522构成。CD4522是可预置数的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1—Q4是计数器输出端，其余控制端的功能如下：
PE（3）=1时，D1—D4值置进计数器EN（4）=0，且CP（6）时，计数器（Q1—Q4）减计数；CF（13）=1且计数器（Q1—Q4）减到0时，QC(12)=1 Cr(10)=1时，计数器清零。
3、拨动拨码盘，测输出频率
拨码盘
输出频率f（Hz）
输出波形
7000
700.00K
方波
7001
700.10K
方波
7051
705.10K
方波
7551
755.10K

锁相环及频率合成器的原理及电路设计方案介绍

锁相环及频率合成器的原理及电路设计方案介绍引言锁相环简称PLL,是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。

由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。

自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。

如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。

随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。

随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。

高性能的频率源可通过频率合成技术获得。

随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。

由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。

1 锁相环及频率合成器的原理1.1 锁相环原理PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。

PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。

PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，PLL组成的原理框图如图1所示。

PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控。

基于AT89C51的锁相频率合成器的设计

第一章绪论1.1 锁相环路锁相环路（PLL）是一个能够跟踪输入信号相位的闭环自动控制系统，它在无线电技术的各个领域得到了很广泛的应用。

锁相环路有其独特的优良性能，它具有载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的参考振荡器锁定，可作提供一系列频率高稳定的频率源；可进行高精度的相位与频率测量等等。

它具有调制跟踪特性，可制成高性能的调制器和解调器。

它具有低门限特性，可大大改善模拟信号和数字信号的解调质量。

70 年代以来，随着集成电路技术的发展，逐渐出现了集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，这就为锁相技术在更广泛的领域应用提供了条件。

锁相环是一个相位误差控制系统。

它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。

所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路。

本文采用锁相式频率合成的实现方法，实现中必须解决的关键技术问题是减小相位噪声，以满足用户提出的较为苛刻的相位噪声指标。

本课题是设计一个由单片机、定时计数器及单片机集成锁相环路组成的可程控频率合成器，所以设计过程会涉及到锁相环路、频率合成器和单片机方面的知识。

1.2 锁相技术发展锁相原理在数学理论方面，早在 30 年代无线电技术发展的初期就己出现。

1930 年己建立了同步控制理论的基础。

1932 年贝尔赛什(Bellescize)第一次公开发表了锁相环路的数学描述，用锁相环路提取相干载波来完成同步检波。

到了 40 年代，电视接收机的同步扫描电路中开始广泛地应用锁相技术，使电视图像的同步性能得到很大改善。

进入 50 年代，随着空间技术的发展，由杰斐(Jaffe)和里希廷(Rechtin)利用锁相环路作为导弹信标的跟踪滤波器获得成功，并首次发表了包含噪声效应的锁相环路线性理论分析的文章，同时解决了锁相环路最佳化设计问题。

基于单片机控制的lmx2572锁相频率合成器的设计与实现

Technology Study技术研究DCW7数字通信世界2020.010 引言近年来，卫星通信技术的快速发展和各类机载、车载、地面等终端设备的广泛应用，对终端设备的体积和功耗要求越来越高，传统的锁相环和压控振荡器为两种独立的器件，尺寸较大，无法满足越来越迫切的产品小型化需求[1][2][3]，本文利用ATMEL 公司的8位单片机ATTINY9结合TI 公司新一代集成VCO 的频合器LMX2572设计了一款输出频率为4875MHz 的锁相频率源。

设计要求：（1）相位噪声<-70dBc@100Hz ，<-80dBc@ 1kHz ，<-90dBc@ 10kHz ，<-100dBc@100kHz 。

（2）输出电平≥5dBm 。

1 硬件选择与实现1.1 硬件选择LMX2572是美国TI 公司2019年推出的一款低功耗、高性能宽带合成器，可以输出12.4MHz 到6.4GHz 之间的任何频率且不需要内部倍频，这就大大减少了混频输出的本振产生的分频和倍频杂散，PLL 可提供优异的性能，在3.3V 单电源中的电流消耗仅为75mA 。

LMX2572允许用户同步多个器件的输出，并可支持需要输入和输出之间具有确定延迟的应用并提供了一个可精准调节相位的选项，以解决电路板上或器件内的延迟不匹配问题；芯片内部的频率斜升发生器可在自动斜坡生成选项或手动选项中最多合成2段斜坡，以实现最大的灵活性。

通过快速校准算法，用户可在不到20μs 的时间内改变频率。

LMX2572集成了通过3.3V 单电源供电的LDO ，无需再配备板载低噪声LDO ，综合以上描述LMX2572为目前业界同类产品中比较领先的一款芯片，在100kHz 偏频和6.4GHz 载波的情况下具有-106dBc/Hz 的超低相位噪声[4]。

单片机选用的是ATMEL 公司ATTINY9芯片，该单片机是一个6个引脚的8位单片机，尺寸小，功耗低，其内部含有32Byte 的可编程可擦除存储器[5]。

基于LMX1501锁相环的频率合成设计

第１卷Ｏ
第１期１
电子元器件主用
Ｅｌｃｒｎｉｍｐｎｅｔ＆ＤｅｃｅｔｏｃＣｏｏｎｖｉｅＡｐｐｉａｉｓｌｃｔｏｎ
Ｖｏ．０Ｎｏ１Ｉ．１１
ＮＯＶ００８．２
２０年１Ｂ０８１
基于Ｌ１０锁相环的频率合成设计ＭＸ５１
１Ｌ．２ＭＸ１ＯＡ的特性及应用５１
收稿１：０７２２３期２０ —１ —１
者１８１９。２／２）
Ｎ数器包含７吞咽计数器（数器）和计位Ａ计
１位可编程计数器（计数器）１Ｂ。如果输入的最后
一
１１Ｈ输入频率下实现６／５者１８１９．Ｇｚ４６或２／２除数分频。Ｌ１０Ａ使用数字锁相环技术，具有非常ＭＸ５１稳定的线性相位检测特性，以及很低的本振信号
噪声
１８１９２／２。如果控制位（低位）为低，则数据信最号被传人Ｎ数器（计可编程除数器）。
０引言
频率合成是从一个单一频率的低频晶体振荡
器中产生多种特别精确频率的一种方法。在大多
ＬＭＸ１０Ａ定频率范围最高为１Ｈ．工５１锁．Ｇｚ１作电压为２ — ．Ｖ，３Ｖ时的电流消耗典型值为６．５７５
位控制数据位为低，则数据 பைடு நூலகம்１位移位寄存器９
ｌ电手元器件盔用８

基于ADF4360—8的锁相环频率合成器的设计与实现

ｓｙｎｈｅｔｓｉｚｅｒｒｅａｃｈｅｓ２．１６Ｖ（ｐｅａｋ－ｐｅａｋ），ｂｅｉｎｇａｂｌｅｔｏｄｉｒｅｃｔｉｖｅｌｙｄｒｉｖｅｔｈｅＴＴＬｃｉｒｃｕｉｔ．Ｔｈｅｔｅｓｔｒｅｓｕｌｔｓｓｈｏｗｔｈａｔ
谢亮，芦旭，吴成英。，杨建青，樊战友
（１．中国科学院国家授时中心，西安７１０６００；２．中国科学院研究生院，北京１０００３９；
３．湖北民族大学，恩施４４５０００）
摘要：为满足工程需要，设计并实现了一种基于锁相环芯片ＡＤＦ４３６０ — ８的低噪声高稳定度频率
ｈｅｔｏｕｔｐｕｔｓｉｇｎａｌｓｏｆｔｈｅｒｆｅｑｕｅｎｃｙｓｙｎｈｅｔｓｉｚｅｒｒｅａｃｈｒａａｃｔｅｒｉｚｅｄｂｙｇｏｏｄｓｔａｂｉｌｉｙ，ｔｌｏｗｎｏｉｓｅａｎｄｈｉｇｈａｍｐｌｉｔｕｄｅ．
ＸＩＥＬｉａｎｇ一，ＬＵＸｕ一，ＷＵＣｈｅｎｇ．ｙｉｎｇ，ＹＡＮＧＪｉａｎ．ｑｉｎｇ，ＦＡＮＺｈａｎ．ｙｏｕ
ｆ１．ＮａｔｉｏｎａｌＴｉｍｅＳｅｒｖｉｃｅＣｅｎｔｅｒ，ＣｈｉｎｅｓｅＡｃａｄｅｍｙｏｆＳｃｉｅｎｃｅｓ，Ｘｉａｌｌ７１０６００，Ｃｈｉｎａ；

锁相式数字频率合成器的设计实验报告解析甄选范文

锁相式数字频率合成器的设计实验报告解析实验四锁相式数字频率合成器的设计一．实验目的1. 掌握锁相环及频率合成器原理。

2. 利用数字锁相环CD4046设计制作频率合成器。

3. 利用有源滤波器将CD4046输出方波。

二．实验仪器1． DSO-2902示波器/逻辑分析仪一台 2．模拟信号源一台 3．锁相环电路板一个 4．微机一台5．微机专用直流电源一台三．实验原理1．锁相频率合成器原理锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。

即将某一基准频率经过锁相环（PLL ）的作用，产生需要的频率。

原理框图如图4-1所示。

图4-1 锁相环原理框图由图4-1可知，晶体振荡器的频率i f 经M 固定分频后得到步进参考频率REF f ，将REF f 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出d U 正比与两路输入信号是相位差，d U 经环路滤波器得到一个平均电压c U ，c U 控制压控振荡器（VCO ）频率0f 的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。

锁定后的频率为0//i REF f M f N f ==即()0/i REF f N M f N f ==⋅。

当预置分频数N 变化时，输出信号频率0f 随着发生变化。

锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围，详细原理见参考书。

2.CD4046锁相环工作原理数字锁相环CD4046由两个鉴相器、一个压控振荡器、一个源极跟随器和一个齐纳二极管组成。

鉴相器有两个共用输入端INPCA和INPCB，输入端INPCA既可以与大信号直接匹配，又可直接与小信号相接。

自偏置电路可在放大器的线性区调整小信号电压增益。

鉴相器Ⅰ为异或门，鉴相器Ⅱ为四组边沿触发器。

由于CD4046的两个鉴相器输入信号均为数字信号，所以称CD4046位数字锁相环。

集成电路课程设计——锁相环CD4046设计频率合成器

集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。

计算电路元件参数并选取元件O组装焊接电路。

调试并测量电路性能。

确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。

锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。

图中Rf使F1工作于线性放大区。

晶体的等效电感，Cl> C2构成谐振回路。

C1、C2可利用器件的分布电容不另接。

Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。

CD40103是BCD码8位分频器。

采用8位拨码开关控制分频大小。

输入的二进制大小即为分频器N分频。

图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。

如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。

电路图如下：500Hz信号从14脚输入。

3脚4脚接N分频电路，即40103分频电路。

基于ADF4106的锁相环频率合成器

1 引言在无线通信领域中，高性能频率源是通信设备、雷达、电子侦察和对抗设备、精密测量仪器的核心部件。

现代通信系统对频率源的精度、分辨率、转换时间及频谱纯度等提出了越来越高的要求，性能卓越的频率源均通过频率合成技术来实现。

本文所讨论的锁相环频率合成技术是基于锁相环路的同步原理，由一个高准确度、高稳定度的参考晶体振荡器，综合出大量离散频率的一种技术。

锁相环频率合成器是一种相位锁定装置，是一种频率稳定度较高的离散间隔型频率信号发生器。

2 锁相环频率合成器的基本原理锁相环是频率合成技术的基础。

锁相环路(PLL)通常由鉴相器(PD)、环路滤波器(LP)、压控振荡器(VCO)和可变程序分频器组成。

锁相环路是一个相位误差控制系统，它比较输入信号与压控振荡器输出信号之间的相位差，产生一个对应于两个信号相位差的误差电压，该误差电压经处理后去调整压控振荡器的频率（相位）。

当环路锁定时，输入信号与压控振荡器输出信号频差为零，相位差不再随时间变化，此时，误差控制电压为一固定值，压控振荡器输出频率与输入信号频率相等，即fo=fr。

锁相环路的这一特点，使它在自动频率控制中得到应用，以实现精确的频率控制。

环路在锁定时要得到一定的控制电压，则鉴相器必须有一个非零的输出，即，环路作用必须有相位差，相位差维持着两信号的同步，使输出信号频率稳定。

锁相环基本原理方框图如图1所示。

鉴相器又称比相器，对输入信号与环路输出信号的相位进行比较, 产生误差控制电压；环路滤波器滤除误差电压中的高频分量和噪声，以保证环路所要求的性能，增加环路的稳定性；压控振荡器的振荡频率受环路滤波器输出电压的控制，使压控振荡器输出信号频率向输入信号频率靠拢，两个信号间的相位差减小。

可变程序分频器的作用是使压控振荡器的输出频率经分频后再与参考频率进行相位比较，从而产生误差控制电压，并以误差控制电压来调整压控振荡器的相位。

锁相环路对高稳定度的参考振荡器（通常是晶体振荡器）锁定，环路串接可编程的程序分频器，通过编程改变程序分频器的分频比R、N，从而获得N/R倍参考频率的稳定输出。