中断请求串行判优先电路的设计与实现

沈阳航空航天大学

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：

院（系）：计算机学院

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指导教师：

完成日期：年月日

1.总体设计方案

1.1设计原理

主机与外部设备的信息交换方式主要有：程序查询方式，程序中断方式，DMA方式等。程序中断方式的主要特点是：程序切换（程序转移）和随机性。对于小数据量交换的场合，用程序中断方式是很方便和高效的。程序中断方式是指：CPU在执行程序的过程中，如果因出现某种随机事件而收到中断请求，则暂时停止现行程序的执行，转去执行一段中断服务程序，以处理该事件，并在处理完毕后自动恢复程序的执行。

中断串行判优先电路，是通过链路排队器实现的，它是一种优先级管理的简单实现方案。每个设备均有一个中断请求输入，优先级别高的设备屏蔽掉优先级别低的设备，以此实现按优先级排队，以实现中断响应的优先。由于需要产生中断向量，所以在菊花链排队电路的基础上，再加入中断向量产生逻辑。实用的中断控制器都可以实现对特定中断的屏蔽，所以在上述电路的基础上再加入中断屏蔽电路。

1.2设计思路

题目要求设计的电路由中断请求触发器、中断向量寄存器和门电路等逻辑部件组成。所以电路主要由链路排队器部分（用于中断响应信号INTA的传递或截取）和中断向量产生部分（用于生成当前中断请求中优先级最高的中断请求的中断向量）。链路排队器部分应包括链路排队电路和中断汇总电路。中断向量产生部分需要挑选出当前中断请求中优先级别最高的请求，所以一种简单的方案是采用优先编码器生成相应的中断向量。中断源数目为8，所以只需要使用8-3优先编码器即可完成。中断设备码用8位二进制数表示，但真正有用的设备码只包含在其低3位，高5位置0即可。实现特定中断屏蔽功能，只需在上述基础上加入一个中断屏蔽寄存器，输入的中断请求在经过中断屏蔽寄存器过滤后再送菊花链排队部分和中断向量产生部分。其设计框图如图1.1所示。

中断请求串行判优先电路

链路排队器部分中断向量产生部分

中断响应

图 1.1 总体设计框图

1.3 设计环境

（1）硬件环境

•伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统实验箱及其配套软件组成。其软硬件对用户的实验设计具有完全的开放特性。它的各模块的数据线、地址线与系统之间的挂接是通过三态门，而不是其它实验设备所采用的扁平连线方法，而数据线、地址线是否要与系统连通，则由用户连线控制。COP2000系统的运算器采用EDA技术设计，随机出厂时，已提供一套已装载方案，能进行加、减、与、或、带进位加、取反、直通八种运算方式，若用户不满意该套方案，也可自行重新设计并通过JTAG口下载。控制器微指令格式及定义可通过键盘和PC机进行重新设计，从而产生与众不同的指令系统。系统和数据线、地址线、控制线均在产品线插孔区引出，并设计了40芯锁进插座，供用户进行RAM、8251、8255、8259等接口器件的扩展实验。

（2）EDA环境

•Xilinx Foundation F3.1设计软件Xilinx Foundation F3.1是Xilinx公司主要的可编程器件开发工具，它可用来开发Xilinx公司的Spar-tan Virtex XC3000 XC4000 XC5200 系列的FPGA芯片和XC9500系列的CPLD芯片。该平台功能强大,主要用于百万逻辑门级的设计和1Gb/s的高速通信内核的设计。利用该系统可完成从设计构想到比特流下载的全部过程。该平台以工程管理器为主界面，同时集成了Xilinx公司以及其他公司的一些优秀软件。

•COP2000集成开发环境COP2000集成开发环境是COP2000计算机组成原理实验仪的配套软件环境，在这个软件环境下可完成汇编程序的调试、指令系统的设计、实时仿真与调试等功能，其界面如图1.2 。

图1.2 COP2000计算机组成原理集成调试软件

2.详细设计

2.1元器件封装

2.1.1 排队器节点

1.结构

这是排队器中的每一个细微的节点，每一个节点对应一个设备请求。此节点由两个输入端（INT,INR）和两个输出端（NEXT,INTO）构成。INT为中断请求信号输入端，INR为中断响应信号输入端，NEXT用于连接下一个节点的INR引脚，INTO为中断请求信号输出端。封装情况如图2.1。

图2.1 排队器节点封装样图

内部结构电路图如图2.2。

图2.2 内部结构示意图

2.功能仿真

当INT和INR均为高电平时，输出的INTO为高电平，表示有中断信号；输出的NEXT为低电平，表示屏蔽掉排在其后面的节点。

当INT为低电平，INR为高电平时，表示中断信号，但不是这个节点的中断信号。输出的INTO为高电平；输出的NEXT为高电平，表示不屏蔽排在其后面的节点。波形仿真如图2.3所示。

图2.3 节点仿真示意图

2.1.2 链路排队器

1．结构

排队器由多个排队器节点串联而成，按题目要求该处使用8个节点串行排列。

该排队器有八个输入和八个输出封装而成。芯片内部由八个节点依次排队串联而成，每一个节点均有一个输入和一个输出，分别表示设备的中断请求信号以及输出的优先级最高的中断设备响应信号。封装情况如图2.4。

图2.4 排队器封装图

排队器中当前节点的NEXT接到下一个节点的INR,INTO节点与其他所有节点相或，以判断此排队器中是否有中断请求。结构如图2.5。

图2.5 排队器内部结构

2．功能仿真

当均无中断请求时，所有输出为低电平；当设备0、1、2、3、4均由中断请求时，设备0优先级最高，响应设备0的请求，屏蔽其它设备的中断响应；当设备2、3、5、6均由中断请求时，设备2优先级最高，响应设备2的请求，屏蔽其它设备的中断响应。仿真结果如图2.6。

图2.6 排队器的仿真结果