C55x系列DSP详解
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TRST
仿真头 13 14 2 1 3 7 11 9 大于6in PD GND GND GND GND GND 5 4 6 8 10 12
Vcc
EMU0 EMU1
TRST
TMS TDI TDO TCK
TMS TDI TDO TCK TCK_RET
GND
图9-5 DSP与JTAG仿真器连接图2
9.2.2 电源电路
的开发
必要时可对单元电路进行功能仿真甚至进行实 验测试
4. PCB设计
数字器件正朝着高速低功耗、小体积、高抗干扰性的 方向发展，这一发展趋势对印刷电路板的设计提出了 很多新要求。由于DSP 指令周期为ns 级，高频特性 已经非常明显，这就要求设计人员既要熟悉系统的工 作原理，还要清楚硬件系统的抗干扰技术、布线工艺 和系统结构设计
采用硬件仿真器和万用表、示波器、信号发生器等对 硬件电路电器系统测试，看是否能正常工作。通常应 对不同功能模块编写出相应的测试程序
9.2 DSP系统的基本电路设计
JTAG接口 电源电路
复位电路
时钟信号的产生
9.2.1 JTAG接口
JTAG（Joint Test Action Group）接口电路与IEEE 1149.1标准给出的扫描逻辑电路一致，用于仿真和测试， 完成DSP芯片的操作测试 TI公司14引脚JTAG仿真接口的引脚：
必要时采用多层板进行PCB设计，以提高布通率和抗
噪声性能，保证信号的完整性
5. 硬件调试
主要步骤：
拿到PCB板后，首先应检查是否同电路板图一致，对 于重要的点和线（特别是电源、地）要用万用表进行 测试，确保连接正确 对所用的元器件进行质量检查
按照印刷电路板上的器件名称、标识焊接好各个元器 件
复位电路 晶振电路 TMS320C55x
ADC DAC
„
抗混叠滤波器 平滑滤波器
„
模拟输入 模拟输出
电源电路
CPLD/FPGA逻辑控制电路
DAC
平滑滤波器
模拟输出
图9-1 典型DSP目标板结构框图
DSP系统硬件设计流程
确定硬件实施方案 器件的选择 原理图设计 PCB设计 硬件调试
图9-2 DSP系统硬件设计流程图
在大多数情况下，只要芯片和仿真器之间的连接 电缆不超过6in，就可以采用图9-4所示的接法。 需要将DSP的EMU0和EMU1 脚用电阻上拉，阻 值取4.7或10K 。
Vccwenku.baidu.com
Vcc 仿真器 EMU0 EMU1 TRST TMS TDI TDO TCK 13 14 2 1 3 7 11 9 6in或更短 EMU0 EMU1
图9-12 使用内部振荡器
9.3 外部存储器扩展
通过外部存储器接口（EMIF），C55x可以做到与外部 存储器的无缝连接 C55x设置了4个片选信号CE0～CE3直接作为外部存储 器的选通信号
C55x的外部存储器接口除了对异步存储器的支持以外， 还提供了对同步突发静态存储器（SBSRAM）和同步动 态存储器（SDRAM）的支持
选通时间
保持时间
扩展保持 时间 超时值
9.3.2 SBSRAM（同步突发SRAM）
EMIF可以和符合工业标准的32位宽的SBSRAM直接
接口
SBSRAM有流通和流水两种类型，但EMIF只支持流 水型的SBSRAM，在相同吞吐量的情况下可以工作在 更高的工作频率下 SBSRAM接口可以工作在CPU时钟速度，或CPU时钟 速度的一半
1
0
0
0
2
BA[1:0], A[11:0]
BA[1:0], A[11:0] BA[1:0], A[10:0] BA[1:0]和 A[10:0] BA[1:0], A[11:0] BA[1:0], A[11:0]
A[7:0]
A[8:1]
2
1
0
0
4
A[7:0]
A[9:2]
1
1
0
1
2
A[14:13], SDA10, A[11:2]
TMS TDI Vcc TDO TCK_RET TCK EMU0 1 3 5 7 9 11 13 2 4 6 8 10 12 14
TRST
GND NP(未用引脚) GND GND GND EMU1
仿真头有关尺寸： 引脚间距：0.100in 引脚宽度：0.025in 引脚长度：0.235in
图9-3 14脚JTAG仿真口引脚图
TRST
仿真头 PD GND GND GND GND GND
5 4 6 8 10 12
TMS TDI TDO TCK TCK_RET
GND
图9-4 DSP与JTAG仿真器连接图1
当仿真器和JTAG目标芯片之间的距离超过6in时， 仿真器需要缓冲，宜采用图9-5所示的接法
Vcc
仿真器 EMU0 EMU1
为DSP芯片提供时钟一般有两种方式：
使用外部时钟源，将外部时钟信号直接加到DSP芯片 的X2/CLKIN引脚，且X1引脚悬空
利用DSP芯片内部的振荡器构成时钟电路，在芯片的 X1和X2/CLKIN引脚之间接入一个晶体，用于启动内 部振荡器
在C55x系列芯片中主要采用第二种方式产生时钟信号
图9-11 使用外部时钟源
1. 电源电压和电流要求
C55x系列DSP芯片通常采用低电压设计，双电源供电， 即内核电源和I/O电源
I/O电源主要供I/O接口使用， VC5509A取3.3V
内核电源主要为芯片的内部逻辑提供电压，VC55 09A取1.6V
DSP芯片的电流消耗主要取决于器件的激活度
内核电源所消耗的电流主要取决于CPU的激活度，外 设消耗的电流主要取决于正在工作的外设及其速度 外设消耗的电流通常比较小的
第9章 C55x应用 系统的硬件设计
本章内容提要
硬件设计概述 DSP系统的基本电路设计
外部存储器扩展
C55x与A/D和D/A转换器的接口
电路的抗干扰设计技术
设计实例：数字式有源抗噪声耳罩
9.1 硬件设计概述
典型DSP应用系统
FLASH SDRAM ADC
„
抗混叠滤波器
„
模拟输入
异步存储器可以是静态随机存储器（SRAM）、只读存 储器（ROM）和闪存存储器（Flash）等存储器，还可 以用异步接口连接并行A/D转换器等并行接口外围设备
9.3.1 异步存储器
EMIF提供了可配置的时序参数，使DSP和许多异步存 储器类型接口，包括
FLASH SRAM EPROM
A[14:13], SDA10, A[11:2] A[14：12], SDA10, A[10:1] A[15:13], SDA10, A[11:2]
A[7:0]
A[9:2]
2
1
0
1
4
A[7:0]
A[9:2]
1
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A[8:0]
A[9:1]
1
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1
1
4
A[7:0]
A[9:2]
表9-4 C55xEMIF接口SDRAM命令
常用的人机接口主要有键盘和显示器 可以通过与其它单片机的通信来构成，也可以与 DSP芯片经FPGA/CPLD构成 主要考虑电压的高低和电流的大小，既要满足电压 的匹配，又要满足电流容量的要求
人机接口的设计
电源和时钟电路的设计
3．原理图设计
原理图的设计是关键的一步
必须清楚地了解器件的特性、使用方法和系统
1.外部异步存储器的连接信号
ARDY EMIF
AOE ARE AWE BE
CE
A D
片选 就绪 输出使能 读使能 异步存储器 写使能 byte使能 地址总线 数据总线
图9-13 EMIF和异步存储器的连接
2.配置EMIF为异步访问模式
为了实现异步访问，首先要配置能够支持异步存储器的 CE空间
3. 典型电源设计方案
图9-6 MAX748A产生3.3V电源
V0 VREF
R1 1 R2
图9-7 TPS7301产生可调电压的单电源
图9-8 TPS767D301产生双路电源
9.2.3 复位电路
图9-9 上电复位电路
图9-10 手动复位电路
9.2.4 时钟信号的产生
CEn CLKMEM
CS CLK
SSADS
EMIF
SSOE
SSWE
上拉
ADSC ADV OE
BWE
BW[d : a ] SA[N:0]
SBSRAM
BE[3 : 0] A[(N+2):2]
D[31:0] 上拉
D[31:0]
ADSP
图9-14 EMIF与SBSRAM芯片的连接
9.3.3 同步动态随机存取存储器 （SDRAM）
命 令 说 明
DCAB ACTV READ WRT MRS REFR NOP
关闭所有边界 打开所选择边界和所选择行 输入起始列地址开始读操作 输入起始列地址开始写操作 配置 SDRAM 模式寄存器 内部地址自动循环 不进行操作
C55x外部存储器接口支持16位、32位宽，64M位
和128M位SDRAM
SDRAM可以工作在C55x时钟频率的1/2或C55x时 钟频率 表9-3列出不同SDRAM的引脚映射和寄存器配置表
表9-3 SDRAM的引脚映射和寄存器配置表
SDRAM容 量及排列方 式 使用 芯片 数量
配置位
SDACC SDSIZE SDWID 占用CE 空间
逻辑控制电路的设计
包括译码、状态控制、同步控制等 系统的逻辑控制通常采用可编程逻辑器件（CPLD 或FPGA）来实现
通信接口的设计
主要根据系统对通信速率的要求来选择通信方式 对VC5509A和VC5510来讲，总线的数据传输速 率可以从10~400Kb/s，McBSP的最高频率可达 CPU时钟频率的1/2，若要求过高可考虑通过总线 进行通信
对每个CE空间，可以按表9-2的参数来配置，每个CE 空间都有控制寄存器1、2、3，包含了可编程参数的 所有位域 如果CE空间控制寄存器1中的MTYPE 位没有设置为 异步存储器，则这些参数会被忽略。
表 9-2 访问外部异步存储器的参数
参数 建立时间 控制位 READ SETUP WRITE SETUP READ STROBE WRITE STROBE READ HOLD WRITE HOLD READ EXT HOLD WRITE EXT HOLD TIMEOUT 定 义 在读选通信号（ ARE ）和写选通信号（ AWE ）有效之前产生 地址、片选（ CE ） 、地址使能（ BE ）信号的时间。 读选通或写选通信号的下降沿（有效）和上升沿（无效）之间的 CPU 时钟周期数。 在读写选通信号上升后，地址和 byte 使能信号保持有效的 CPU 时钟周期数。 扩展保持时间时指，在下一次访问之前，EMIF 必须在不同 CE 空 间之间切换， 或者下一次访问要求改变数据方向时， 需要插入额 外 CPU 周期。 在进行读写操作时一次超时的值。
边界/行地址
SDRAM EMIF A[14:12], SDA10, A[10:1] A[15:13], SDA10, A[11:2]
列地址
SDRAM EMIF
64M位 4M×16位
64M位 4M×16位 64M位 2M×32位 64M位 2M×32位 128M位 8M×16b 128M位 4M×32位
时钟电路也消耗一小部分电流，而且是恒定的，与 CPU和外设的激活度无关
I/O电源仅为外设接口引脚提供电压，消耗的电流取 决于外部输出的速度、数量以及输出端的负载电容
2.电源芯片概况
目前产生所需电源的芯片较多，如Maxim公司的 MAX604、MAX748，TI公司的TPS72xx系列、 TPS73xx和TPS76xx系列 线性稳压芯片：其特点是使用简单，电源纹波较低， 对系统的干扰较低。如果系统对功耗要求不高时可以 使用。 开关电源芯片：效率可以达到90％以上，但是产生的 纹波电压较高，且开关振荡频率在几赫兹到几百赫兹 的范围，易对系统产生较大干扰
1.确定硬件整体方案
根据系统设计要求确定设计目标，统筹考虑硬件和软
件分工，在综合考虑系统的性能指标、算法需求、体 积、功耗、成本以及工期等因素的基础上，确定硬件 整体设计方案，并画出硬件系统整体框图
2.确定硬件模块具体实现方案
DSP芯片的选择
综合考虑运算速度、片上资源、价格、外设配置等
存储器扩展电路的设计
考虑存储器映射地址、存储器容量和存取速度等 常用的存储器有ROM、FLASH、SRAM、 SBSRAM和SDRAM等，可以根据工作频率、存储
容量、位长、接口方式和工作电压来选择
模拟数字混合电路的设计
根据设计要求，综合考虑转换速度、精度、通道数 以及是否要求片上自带采样器、多路选择器、基准 电源等因素，来选择ADC、DAC的型号
仿真头 13 14 2 1 3 7 11 9 大于6in PD GND GND GND GND GND 5 4 6 8 10 12
Vcc
EMU0 EMU1
TRST
TMS TDI TDO TCK
TMS TDI TDO TCK TCK_RET
GND
图9-5 DSP与JTAG仿真器连接图2
9.2.2 电源电路
的开发
必要时可对单元电路进行功能仿真甚至进行实 验测试
4. PCB设计
数字器件正朝着高速低功耗、小体积、高抗干扰性的 方向发展，这一发展趋势对印刷电路板的设计提出了 很多新要求。由于DSP 指令周期为ns 级，高频特性 已经非常明显，这就要求设计人员既要熟悉系统的工 作原理，还要清楚硬件系统的抗干扰技术、布线工艺 和系统结构设计
采用硬件仿真器和万用表、示波器、信号发生器等对 硬件电路电器系统测试，看是否能正常工作。通常应 对不同功能模块编写出相应的测试程序
9.2 DSP系统的基本电路设计
JTAG接口 电源电路
复位电路
时钟信号的产生
9.2.1 JTAG接口
JTAG（Joint Test Action Group）接口电路与IEEE 1149.1标准给出的扫描逻辑电路一致，用于仿真和测试， 完成DSP芯片的操作测试 TI公司14引脚JTAG仿真接口的引脚：
必要时采用多层板进行PCB设计，以提高布通率和抗
噪声性能，保证信号的完整性
5. 硬件调试
主要步骤：
拿到PCB板后，首先应检查是否同电路板图一致，对 于重要的点和线（特别是电源、地）要用万用表进行 测试，确保连接正确 对所用的元器件进行质量检查
按照印刷电路板上的器件名称、标识焊接好各个元器 件
复位电路 晶振电路 TMS320C55x
ADC DAC
„
抗混叠滤波器 平滑滤波器
„
模拟输入 模拟输出
电源电路
CPLD/FPGA逻辑控制电路
DAC
平滑滤波器
模拟输出
图9-1 典型DSP目标板结构框图
DSP系统硬件设计流程
确定硬件实施方案 器件的选择 原理图设计 PCB设计 硬件调试
图9-2 DSP系统硬件设计流程图
在大多数情况下，只要芯片和仿真器之间的连接 电缆不超过6in，就可以采用图9-4所示的接法。 需要将DSP的EMU0和EMU1 脚用电阻上拉，阻 值取4.7或10K 。
Vccwenku.baidu.com
Vcc 仿真器 EMU0 EMU1 TRST TMS TDI TDO TCK 13 14 2 1 3 7 11 9 6in或更短 EMU0 EMU1
图9-12 使用内部振荡器
9.3 外部存储器扩展
通过外部存储器接口（EMIF），C55x可以做到与外部 存储器的无缝连接 C55x设置了4个片选信号CE0～CE3直接作为外部存储 器的选通信号
C55x的外部存储器接口除了对异步存储器的支持以外， 还提供了对同步突发静态存储器（SBSRAM）和同步动 态存储器（SDRAM）的支持
选通时间
保持时间
扩展保持 时间 超时值
9.3.2 SBSRAM（同步突发SRAM）
EMIF可以和符合工业标准的32位宽的SBSRAM直接
接口
SBSRAM有流通和流水两种类型，但EMIF只支持流 水型的SBSRAM，在相同吞吐量的情况下可以工作在 更高的工作频率下 SBSRAM接口可以工作在CPU时钟速度，或CPU时钟 速度的一半
1
0
0
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2
BA[1:0], A[11:0]
BA[1:0], A[11:0] BA[1:0], A[10:0] BA[1:0]和 A[10:0] BA[1:0], A[11:0] BA[1:0], A[11:0]
A[7:0]
A[8:1]
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A[7:0]
A[9:2]
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A[14:13], SDA10, A[11:2]
TMS TDI Vcc TDO TCK_RET TCK EMU0 1 3 5 7 9 11 13 2 4 6 8 10 12 14
TRST
GND NP(未用引脚) GND GND GND EMU1
仿真头有关尺寸： 引脚间距：0.100in 引脚宽度：0.025in 引脚长度：0.235in
图9-3 14脚JTAG仿真口引脚图
TRST
仿真头 PD GND GND GND GND GND
5 4 6 8 10 12
TMS TDI TDO TCK TCK_RET
GND
图9-4 DSP与JTAG仿真器连接图1
当仿真器和JTAG目标芯片之间的距离超过6in时， 仿真器需要缓冲，宜采用图9-5所示的接法
Vcc
仿真器 EMU0 EMU1
为DSP芯片提供时钟一般有两种方式：
使用外部时钟源，将外部时钟信号直接加到DSP芯片 的X2/CLKIN引脚，且X1引脚悬空
利用DSP芯片内部的振荡器构成时钟电路，在芯片的 X1和X2/CLKIN引脚之间接入一个晶体，用于启动内 部振荡器
在C55x系列芯片中主要采用第二种方式产生时钟信号
图9-11 使用外部时钟源
1. 电源电压和电流要求
C55x系列DSP芯片通常采用低电压设计，双电源供电， 即内核电源和I/O电源
I/O电源主要供I/O接口使用， VC5509A取3.3V
内核电源主要为芯片的内部逻辑提供电压，VC55 09A取1.6V
DSP芯片的电流消耗主要取决于器件的激活度
内核电源所消耗的电流主要取决于CPU的激活度，外 设消耗的电流主要取决于正在工作的外设及其速度 外设消耗的电流通常比较小的
第9章 C55x应用 系统的硬件设计
本章内容提要
硬件设计概述 DSP系统的基本电路设计
外部存储器扩展
C55x与A/D和D/A转换器的接口
电路的抗干扰设计技术
设计实例：数字式有源抗噪声耳罩
9.1 硬件设计概述
典型DSP应用系统
FLASH SDRAM ADC
„
抗混叠滤波器
„
模拟输入
异步存储器可以是静态随机存储器（SRAM）、只读存 储器（ROM）和闪存存储器（Flash）等存储器，还可 以用异步接口连接并行A/D转换器等并行接口外围设备
9.3.1 异步存储器
EMIF提供了可配置的时序参数，使DSP和许多异步存 储器类型接口，包括
FLASH SRAM EPROM
A[14:13], SDA10, A[11:2] A[14：12], SDA10, A[10:1] A[15:13], SDA10, A[11:2]
A[7:0]
A[9:2]
2
1
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A[7:0]
A[9:2]
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0
4
A[8:0]
A[9:1]
1
1
1
1
4
A[7:0]
A[9:2]
表9-4 C55xEMIF接口SDRAM命令
常用的人机接口主要有键盘和显示器 可以通过与其它单片机的通信来构成，也可以与 DSP芯片经FPGA/CPLD构成 主要考虑电压的高低和电流的大小，既要满足电压 的匹配，又要满足电流容量的要求
人机接口的设计
电源和时钟电路的设计
3．原理图设计
原理图的设计是关键的一步
必须清楚地了解器件的特性、使用方法和系统
1.外部异步存储器的连接信号
ARDY EMIF
AOE ARE AWE BE
CE
A D
片选 就绪 输出使能 读使能 异步存储器 写使能 byte使能 地址总线 数据总线
图9-13 EMIF和异步存储器的连接
2.配置EMIF为异步访问模式
为了实现异步访问，首先要配置能够支持异步存储器的 CE空间
3. 典型电源设计方案
图9-6 MAX748A产生3.3V电源
V0 VREF
R1 1 R2
图9-7 TPS7301产生可调电压的单电源
图9-8 TPS767D301产生双路电源
9.2.3 复位电路
图9-9 上电复位电路
图9-10 手动复位电路
9.2.4 时钟信号的产生
CEn CLKMEM
CS CLK
SSADS
EMIF
SSOE
SSWE
上拉
ADSC ADV OE
BWE
BW[d : a ] SA[N:0]
SBSRAM
BE[3 : 0] A[(N+2):2]
D[31:0] 上拉
D[31:0]
ADSP
图9-14 EMIF与SBSRAM芯片的连接
9.3.3 同步动态随机存取存储器 （SDRAM）
命 令 说 明
DCAB ACTV READ WRT MRS REFR NOP
关闭所有边界 打开所选择边界和所选择行 输入起始列地址开始读操作 输入起始列地址开始写操作 配置 SDRAM 模式寄存器 内部地址自动循环 不进行操作
C55x外部存储器接口支持16位、32位宽，64M位
和128M位SDRAM
SDRAM可以工作在C55x时钟频率的1/2或C55x时 钟频率 表9-3列出不同SDRAM的引脚映射和寄存器配置表
表9-3 SDRAM的引脚映射和寄存器配置表
SDRAM容 量及排列方 式 使用 芯片 数量
配置位
SDACC SDSIZE SDWID 占用CE 空间
逻辑控制电路的设计
包括译码、状态控制、同步控制等 系统的逻辑控制通常采用可编程逻辑器件（CPLD 或FPGA）来实现
通信接口的设计
主要根据系统对通信速率的要求来选择通信方式 对VC5509A和VC5510来讲，总线的数据传输速 率可以从10~400Kb/s，McBSP的最高频率可达 CPU时钟频率的1/2，若要求过高可考虑通过总线 进行通信
对每个CE空间，可以按表9-2的参数来配置，每个CE 空间都有控制寄存器1、2、3，包含了可编程参数的 所有位域 如果CE空间控制寄存器1中的MTYPE 位没有设置为 异步存储器，则这些参数会被忽略。
表 9-2 访问外部异步存储器的参数
参数 建立时间 控制位 READ SETUP WRITE SETUP READ STROBE WRITE STROBE READ HOLD WRITE HOLD READ EXT HOLD WRITE EXT HOLD TIMEOUT 定 义 在读选通信号（ ARE ）和写选通信号（ AWE ）有效之前产生 地址、片选（ CE ） 、地址使能（ BE ）信号的时间。 读选通或写选通信号的下降沿（有效）和上升沿（无效）之间的 CPU 时钟周期数。 在读写选通信号上升后，地址和 byte 使能信号保持有效的 CPU 时钟周期数。 扩展保持时间时指，在下一次访问之前，EMIF 必须在不同 CE 空 间之间切换， 或者下一次访问要求改变数据方向时， 需要插入额 外 CPU 周期。 在进行读写操作时一次超时的值。
边界/行地址
SDRAM EMIF A[14:12], SDA10, A[10:1] A[15:13], SDA10, A[11:2]
列地址
SDRAM EMIF
64M位 4M×16位
64M位 4M×16位 64M位 2M×32位 64M位 2M×32位 128M位 8M×16b 128M位 4M×32位
时钟电路也消耗一小部分电流，而且是恒定的，与 CPU和外设的激活度无关
I/O电源仅为外设接口引脚提供电压，消耗的电流取 决于外部输出的速度、数量以及输出端的负载电容
2.电源芯片概况
目前产生所需电源的芯片较多，如Maxim公司的 MAX604、MAX748，TI公司的TPS72xx系列、 TPS73xx和TPS76xx系列 线性稳压芯片：其特点是使用简单，电源纹波较低， 对系统的干扰较低。如果系统对功耗要求不高时可以 使用。 开关电源芯片：效率可以达到90％以上，但是产生的 纹波电压较高，且开关振荡频率在几赫兹到几百赫兹 的范围，易对系统产生较大干扰
1.确定硬件整体方案
根据系统设计要求确定设计目标，统筹考虑硬件和软
件分工，在综合考虑系统的性能指标、算法需求、体 积、功耗、成本以及工期等因素的基础上，确定硬件 整体设计方案，并画出硬件系统整体框图
2.确定硬件模块具体实现方案
DSP芯片的选择
综合考虑运算速度、片上资源、价格、外设配置等
存储器扩展电路的设计
考虑存储器映射地址、存储器容量和存取速度等 常用的存储器有ROM、FLASH、SRAM、 SBSRAM和SDRAM等，可以根据工作频率、存储
容量、位长、接口方式和工作电压来选择
模拟数字混合电路的设计
根据设计要求，综合考虑转换速度、精度、通道数 以及是否要求片上自带采样器、多路选择器、基准 电源等因素，来选择ADC、DAC的型号