1.测试1位全加器的仿真

实验名称：测试1位全加器的仿真

实验目的：使用modelsim编写test bench代码实现测试1位全加器的仿真，并得到输出波形

实验时间：年月日地点：实验室

学生姓名：学号：

实验名称：测试1位全加器的仿真

1、实验步骤

1.创建工程文件，并命名为full_adder_test。

2.将已存在的full_adder的verilog HDL File添加到工程文件中，并创建modelsim仿真文件，

命名为full_adder_tb。

3.在modelsim仿真文件中输入代码，并编译。

2、VerilogHDL代码

module full_adder_1(ina,inb,ci,co,sum);

input ina,inb,ci;

output co,sum;

assign {co,sum}=ina+inb+ci;

endmodule

3、Test bench仿真代码：

`timescale 1ns/1ns

module full_adder_tb;

reg a,b,c;

wire co,sum;

integer i,j;

parameter delay=100;

full_adder_1 U1(a,b,c,co,sum);

initial

begin

a=0;b=0;c=0;

for(i=0;i<2;i=i+1)

for(j=0;j<2;j=j+1)

begin

a=i;b=j;c=0;

#delay;

end

for(i=0;i<2;i=i+1)

for(j=0;j<2;j=j+1)

begin

a=i;b=j;c=1;

#delay;

end

end

endmodule

4、RTL视图

5、仿真结果