数电课设(减法计数器,串行序列检测器)

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目录

1课程设计的目的与作用 (1)

2课程设计的任务及软件multisim环境的介绍 (1)

2.1设计任务 (1)

2.2 软件multisim环境介绍 (1)

3 三位同步二进制减法计数器 (5)

3.1 三位同步二进制减法计数器电路的理论分析 (5)

4 串行序列检测电路设计(检测序列1100) (10)

5 两种法设计序列信号发生器的设计 (14)

5.1 第一种法:计数器和数据选择器设计 (14)

5.2 第二种法：用D触发器设计 (15)

6 设计总结和体会 (20)

7 参考文献 (21)

1课程设计的目的与作用

随着科技的进步和社会的发展，数字电路在各种电器中的应用越来越广泛。

0、1代码的简易变换能够实现复杂的逻辑功能使得数字电路的实现效率很高。课程设计的目的是通过实际设计并搭建一些简易但典型的数字电路来加深对各逻辑器件逻辑功能的理解。课程设计能够使我们更进一步理解课堂上所学的理论知识，同时又能锻炼我们的动手能力和分析问题解决问题的能力。

2课程设计的任务及软件multisim环境的介绍

2.1设计任务

本次课程设计的任务是利用所学的数字电路的理论知识，用ＪＫ触发器、74LS00、74LS08等逻辑门在数字电路系统上设计并搭建001、010为无效状态的三位同步二进制加法器以及串行序列111111的检测电路，注意检查其中的无效状态能否自行启动，若不能自启进行相应的逻辑修改，直至符合设计要求。观察并分析实验结果，进行课程设计答辩

2.2 软件multisim环境介绍

Multisim时加拿大IIT公司开发的能够进行电路设计、仿真和PCB板生成以及绘制机械CAD的软件，能够仿真世界上很多种测量和控制类仪器和仪表。

双击桌面上的快捷式进入软件界面，如图2.2.1所示：

图1.1 Multisim软件界面

新建电路设计文件，并单击放“放置”或快捷式放置所需的元器件，如图2.2.2所示：

图1.2 放置元器件界面

把所用到的元器件一一放到电路绘制界面中，然后再按所设计的原理图用导线将各元器件连结起来，并对各个元器件进行适当的调整，最后的电路效果图如下图1.2.3所示：

图1.3 绘制完成的电路图

电路建立完成之后点击仿真按钮进行实时仿真，利用虚拟软件观察并分析电路的各种参数，并适当的进行参数调整。仿真效果如图1.2.4所示：

图1.4 Multisim 仿真界面

3 三位同步二进制减法计数器

3.1 三位同步二进制减法计数器电路的理论分析

（1）原始状态图的建立：

所给无效状态为000、101，对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始状态图如图3.1.1所示：

输入减法计数脉冲 输出借位信号

设计框图

/0 /0 /0 /0 /0 111 110

100

011 001

/1

/Y 排列：Q 2n Q 1n Q 0n

图3.1.1减法器的状态图

（2）时钟程、输出程和状态程：

由于JK 触发器功能齐全、使用灵活，本设计选用3个CP 下降沿触发的边沿ＪＫ触发器。采用同步案，故取CP 0= CP 1= CP 2= CP (CP 是整个设计的时序电路的输入时钟脉冲)。题中所给无效状态是000、101，其所对应的最小项n n

n

Q Q Q 01

2和n Q 2n Q 1n Q 0为约束项。由图3.1.1所示状态图所规定的输

出与现态之间的逻辑关系， 可以直接画出输出信号Y 的卡诺图，如图3.1.2所示：

Q 1n Q 0n

Q 2n 00 01 11 10

0 1

图3.1.2 输出Y 的卡诺图

由以上卡诺图可得输出状态程为：Y=

n

0n 1n 1n 2Q Q Q Q ⋅+⋅

由图3.1.1可得到电路次态Q 2n+1Q 1n+1Q 0n+1的卡诺图如图3.1.3所示。再分解开便可得到如图3.1.4所示各触发器的次态卡诺图。

Q 1n Q 0n

Q 2n 00 01 11 10

1

图3.1.4电路次态Q 2n+1Q 1n+1Q 0n+1的卡诺图

Q 1n Q 0n

Q 2n 00 01 11 10

1

(a) Q 2n+1的卡诺图

Q 1n Q 0n

Q 2n 00 01 11 10

1

(b) Q 2n+1

的卡诺图

Q 1n Q 0n

Q 2n 00 01 11 10

1

(c) Q 2n+1的卡诺图

图3.1.5各触发器次态的卡诺图

显然，由图3.1.5所示各卡诺图便可很容易地得到各状态程为：

n n n n n n Q Q Q Q Q 2102112Q ⋅++=+

n n n Q Q Q 0111+=+

n n n Q Q Q 10n 210Q +⋅=+

由ＪＫ触发器的特性程：Q n+1

＝Ｊn Q ＋K n Q ，变换状态程，使之与特性

程的形式一致便可得

n

n n n n n Q Q Q Q Q 2102112Q ⋅++=+

n n n n Q Q Q Q 10111⋅+=+

n n n n n n Q Q Q Q Q Q 0101210⋅+⋅⋅=+

由以上各状态程变换式比较触发器特性程可得各个触发器的驱动程为：

n Q 12J = , n n Q Q K 102⋅=;

11=J ; n Q K 01=

n 120Q ⋅=n Q J n

Q 1K =

根据所选用的触发器和时钟程、驱动程，便可以画出如图3.1.6所示的逻辑电路图。无效状态为000、101，带入驱动程进行计算，结果如下：

/0

000 111（有效状态）

/0

101 111（有效状态）

所以设计电路能够跳出无效状态自行启动，符合设计要求。