哈工大数字逻辑unit 6_险象及消除

使用有限扇入门设计组合电路
组合电路中的险象

Gate Delays Static hazard

险象判断及消除

代数法 卡诺图法
组合电路中的险象
1. 门延迟（Gate Delays）
当输入发生变化，逻辑门的输出不会同时发生改变
A UI UO t p HL tp LH B
A′
B′
多数情况下，可以忽略门的延迟. 但是，门的延迟对时序电路的影响不容忽视
When A = 1, B = 0 : F 2 = C C '
险象判断及消除
F = AD + A C + ABC
When B＝D=1，C＝0
AB CD 00 01 11 10 00 1 01 11 10
1
1 1
1
1 1
1
险象判断及消除
5. 现象的消除 ① 添加卡诺圈
F1 = A'C + B C '+ A'B

组合电路中的险象
2. 静态冒险（Static hazard）
A glitch happened at a steady-state output
because of circuit delays.
static-1 hazard static-0 hazard Dynamic hazards
动态冒险: 当输入发生一次变化 (0 to 1, or 1 to 0)，输出 将发生多次变化。
F=BB F=B F=0 F=1 F=AA F=A F=A F=1
A：
险象判断及消除 4.险象的判断—— k. maps
化简后是否存在相切的卡诺圈
F1 = A'C + B C '
When A = 0, B = 1 : F1 = C + C '
F 2 = A'+C B + C'
Unit 6 组合逻辑电路设计

使用有限扇入门设计组合电路
组合电路中的险象

Gate Delays Static hazard

险象判断及消除

来自百度文库
代数法 卡诺图法
Example
组合电路中的险象
动态冒险（Dynamic hazard）


通常发生在多级电路情况下 不同的路径有不同的传输延迟 当输入发生一次变化，输出将发生多次变 化。
Example
组合电路中的险象
动态冒险（Dynamic hazard）
when WYZ=001, F=X';
from X to F：存在3条路径.
——组合逻辑电路设计
张彦航
School of Computer Science Zhangyanhang@hit.edu.cn
Unit 6 组合逻辑电路设计

使用有限扇入门设计组合电路
组合电路中的险象

Gate Delays Static hazard

险象判断及消除

代数法 卡诺图法

使用有限扇入门设计组合电路
组合电路中的险象

Gate Delays Static hazard

险象判断及消除

代数法 卡诺图法
险象判断及消除
3. 险象的判断——代数法 检查表达式中是否存在某个变量X，它同时以 原变量和反变量的形式出现；并能在特定条件
下简化成下面形式之一：

X+X XX
01 0 1 1
11 0 1 0
10 1 1 0
11
10
1
1
0
0
险象判断及消除
F = AB + AC
② 添加冗余项: BC
B A + C F
F = AB + AC＋BC
险象判断及消除
F = AB + AC＋BC
B
A F
C
+
险象判断及消除 ③ 添加滤波电容
x1 x2 xn F R C F'
…
circuit
Example
组合电路中的险象
F = AB+AC
If B=C =1 ， F = A+ A=1
A
B A d C
e
+
d
tpd
g F e
F static-1 hazard
g
Example
组合电路中的险象
F＝（A＋B)( A+C)
let： B＝C＝0 then
A A
F＝AA
A
tpd
F
F
static-0 hazard
Example
险象判断及消除
F = AC + AB + AC
Check variable: A, C C： AB = 00 AB = 01 AB = 10 AB = 11
F =C F =1 F =C F =C
没有险象
Example
险象判断及消除
F = AC + AB + AC A：
BC = 00 BC = 01
When A = 0, B = 1 : F1 = 1
F 2 = A'+C B + C' A'+ B
When A = 1, B = 0 : F 2 = 0
险象判断及消除
Add new term to cover the neighboring cells!
AB 00
01
CD
00 0 0 1
使用有限扇入门设计组合电路 扇入系数（fan-in）?

逻辑门最大输入端的个数
利用与非门（扇入系数为2）和反相器设计 指定逻辑函数
Example
使用有限扇入门设计组合电路
minimize
Multi-Level Gate Circuits
Multi-Level Gate Circuits
Unit 6 组合逻辑电路设计
Input: ABC
F
AB C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
F 0 0 0 1 1 1 0 1


100
100
101
110
111
111
1
1
1
0
1
1
C: faster
B: faster
Static “1” hazard
Unit 6 组合逻辑电路设计
BC = 10 BC = 11
F=A F=A F=A F = A+ A
static-1 hazard
Example
险象判断及消除
F=(A+B)(A+C)(B+C)
Check variable: A, B
B：
A C=0 0 A C=0 1 A C=1 0 A C=1 1 B C=0 0 B C=0 1 B C=1 0 B C=1 1
组合电路中的险象
功能冒险（Function hazards ）
A B
F C AB C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 0 0 1 1 1 0 1
F(100)=F(111)=1
BC: 00 11
功能冒险
A BC 00 01 11 10 0 1 4 5 7 6