EDA技术与VHDL实验

EDA技术与VHDL实验实验4-1. 组合电路的设计实验目的：熟悉Quartus Ⅱ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

实验任务1利用Quartus完成2选1多路选择器，并进行编译、仿真、管脚下载。

实验代码ENTITY mux21a ISPORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS(a,b,s)BEGINIF s='0' THEN y <=a;ELSE y <= b;END IF;END PROCESS;END ARCHITECTURE one;仿真波形从波形看出，仿真结果正确，当s=0时，y=a，反之等于b管脚下载管脚测试：s=0------{a=0则y=0},{a=1则y=1}s=1------{b=0则y=0},{b=1则y=1}实验任务2将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图3-18，并将此文件放在同一目录中。

以下是部分参考程序：...COMPONENT MUX21APORT ( a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；...u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy);END ARCHITECTURE BHV ;按照本章给出的步骤对上例分别进行编译、综合、仿真。

并对其仿真波形作出分析说明。

实验代码entity muxk isport(a1,a2,a3,s0,s1:in bit;outy:out bit);end muxk;architecture one of muxk iscomponent mux21aport(a,b,s:in bit;y:out bit);end component;signal tmp :bit;beginu1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture one;仿真波形从仿真波形可以看出s0.s1分别为00，01，10，11时，y分别为a1，a2，a1，a3. 管脚下载管脚测试：s=00-----y=a1；s=01-----y=b；s=10-----y=a1；s=11------y=a3；实验习题：以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。

实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder_8b ISPORT( a,b:IN STD_LOGIC_VECTOR(7 DOWNTO 0);ci:in STD_LOGIC;co:OUT STD_LOGIC;s:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY f_adder_8b;ARCHITECTURE one OF f_adder_8b ISCOMPONENT f_adder ISPORT(ain,bin,cin:IN STD_LOGIC;cout,sum:OUT STD_LOGIC);END COMPONENT f_adder;SIGNAL d,e,f,g,h,i,j:STD_LOGIC;BEGINu1:f_adder PORTMAP(ain=>a(0),bin=>b(0),cin=>ci,cout=>d,sum=>s(0));u2:f_adder PORTMAP(ain=>a(1),bin=>b(1),cin=>d,cout=>e,sum=>s(1));u3:f_adder PORTMAP(ain=>a(2),bin=>b(2),cin=>e,cout=>f,sum=>s(2));u4:f_adder PORTMAP(ain=>a(3),bin=>b(3),cin=>f,cout=>g,sum=>s(3));u5:f_adder PORTMAP(ain=>a(4),bin=>b(4),cin=>g,cout=>h,sum=>s(4));u6:f_adder PORTMAP(ain=>a(5),bin=>b(5),cin=>h,cout=>i,sum=>s(5));u7:f_adder PORT MAP(ain=>a(6),bin=>b(6),cin=>i,cout=>j,sum=>s(6));u8:f_adder PORTMAP(ain=>a(7),bin=>b(7),cin=>j,cout=>co,sum=>s(7));END ARCHITECTURE one;仿真波形从波形中看出，实现了八位二进制的全加的功能实验4-2. 时序电路的设计实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。

实验任务1设计触发器(使用例3-6)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 ISPORT( CLK:IN STD_LOGIC;D :IN STD_LOGIC;Q :OUT STD_LOGIC);END ENTITY DFF1;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIF CLK'EVENT AND (CLK='1') AND (CLK'LAST_V ALUE='0')THEN Q1 <= D;END IF;END PROCESS;Q <=Q1;END ARCHITECTURE bhv ;仿真波形实验任务2设计锁存器(使用例3-14)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF2 ISPORT( CLK:IN STD_LOGIC;D :IN STD_LOGIC;Q :OUT STD_LOGIC);END ENTITY DFF2;ARCHITECTURE bhv OF DFF2 ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS(CLK,D)BEGINIF CLK='1'THEN Q1 <= D;END IF;END PROCESS;Q <=Q1;END ARCHITECTURE bhv ;仿真波形实验任务3只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。

提示：此加法器有并/串和串/并移位寄存器各一。

实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder_8bs ISPORT(inputa,inputb:IN STD_LOGIC_vector(7 downto 0);clk1,en:in STD_LOGIC;cout:out std_logic;output:out STD_LOGIC_vector(7 downto 0));END ENTITY f_adder_8bs;ARCHITECTURE one OF f_adder_8bs ISCOMPONENT c_s_shift IS --串并移位寄存器PORT(datain:IN STD_LOGIC;clock:in std_logic;dataout:OUT STD_LOGIC_vector(7 downto 0));END COMPONENT c_s_shift;COMPONENT s_c_shift IS --并串移位寄存器PORT(datain:IN STD_LOGIC_vector(7 downto 0);clock,m:in std_logic;dataout:OUT STD_LOGIC);END COMPONENT s_c_shift;COMPONENT f_adder IS --全加器PORT(ain,bin,cin:IN STD_LOGIC;cout,sum:OUT STD_LOGIC);END COMPONENT f_adder;COMPONENT DFF1 IS --D触发器PORT( CLK:IN STD_LOGIC;D :IN STD_LOGIC;Q :OUT STD_LOGIC);END COMPONENT DFF1;SIGNAL a,b,c,e,f:STD_LOGIC;BEGINu1:s_c_shift PORT MAP(datain=>inputa,m=>en,clock=>clk1,dataout=>a); u2:s_c_shift PORT MAP(datain=>inputb,m=>en,clock=>clk1,dataout=>b); u3:f_adder PORT MAP(ain=>a,bin=>b,cin=>e,cout=>c,sum=>f);u4:dff1 PORT MAP(d=>c,clk=>clk1,q=>e);u5:c_s_shift PORT MAP(datain=>f,clock=>clk1,dataout=>output);cout <= c;END ARCHITECTURE one;仿真波形仿真分析：11001011与10001100的结果是01010111，进位为1管脚下载管脚测试：inputa[7..0]=10110110,, inputa[7..0]=10110110 Output[7..0]=01101100,cout=1;实验4-3. 含异步清0和同步时钟使能的加法计数器的设计实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。