集成逻辑门电路PPT课件
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28-TTL集成逻辑门ppt课件(全)
2．记录、整理结果，并对结果进行分 析。
Байду номын сангаас 五、思考与拓展
1．TTL集成与非门74LS00如何做反相器 使用？
2．实际使用过程中，如何判断集成逻 辑门电路能够正常工作？
3．TTL集成或非门器件在使用中出现多 余输入端应怎样处理？
二、原理说明
2．TTL集成电路使用规则 1）接插集成块时，要认清定位标记，不得插反。 2）电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用
Vcc＝＋5V。电源极性绝对不允许接错。 3）闲置输入端处理方法 3．与非门的逻辑功能 当输入端中有一个或一个以上是低电平时，输出端为高电平；
只有当输入端全部为高电平时，输出端才是低电平（即有“0”得 “1”，全“1”得“0”）。
三、训练内容
在合适的位置选取一个14P插座，按定位标记插好 74LS20集成块。
1．验证TTL集成与非门74LS20的逻辑功能 按图所示接线，测量数据并填入表。
四、项目报告
1．分别用74LS20中2个四输入与非门完 成训练内容。
单元二十八 TTL集成逻辑门 的逻辑功能测试
一、训练目标
1．掌握TTL集成与非门的逻辑功能 2．掌握TTL器件的使用规则 3．进一步熟悉数字电路实验装置的结
构，基本功能和使用方法
二、原理说明
1．集成芯片的管脚识别 本项目采用四输入双与非门74LS20，即在一块集成块内含有两
个互相独立的与非门，每个与非门有四个输入端。其逻辑符号 及引脚排列如图所示。
Байду номын сангаас 五、思考与拓展
1．TTL集成与非门74LS00如何做反相器 使用？
2．实际使用过程中，如何判断集成逻 辑门电路能够正常工作？
3．TTL集成或非门器件在使用中出现多 余输入端应怎样处理？
二、原理说明
2．TTL集成电路使用规则 1）接插集成块时，要认清定位标记，不得插反。 2）电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用
Vcc＝＋5V。电源极性绝对不允许接错。 3）闲置输入端处理方法 3．与非门的逻辑功能 当输入端中有一个或一个以上是低电平时，输出端为高电平；
只有当输入端全部为高电平时，输出端才是低电平（即有“0”得 “1”，全“1”得“0”）。
三、训练内容
在合适的位置选取一个14P插座，按定位标记插好 74LS20集成块。
1．验证TTL集成与非门74LS20的逻辑功能 按图所示接线，测量数据并填入表。
四、项目报告
1．分别用74LS20中2个四输入与非门完 成训练内容。
单元二十八 TTL集成逻辑门 的逻辑功能测试
一、训练目标
1．掌握TTL集成与非门的逻辑功能 2．掌握TTL器件的使用规则 3．进一步熟悉数字电路实验装置的结
构，基本功能和使用方法
二、原理说明
1．集成芯片的管脚识别 本项目采用四输入双与非门74LS20，即在一块集成块内含有两
个互相独立的与非门，每个与非门有四个输入端。其逻辑符号 及引脚排列如图所示。
门电路及组合逻辑电路ppt课件.ppt
二-十进制代码：用4位二进制数b3b2b1b0来表示十进 制数中的 0 ~ 9 十个数码。简称BCD码。
用四位自然二进制码中的前十个码字来表示十进制数码， 因各位的权值依次为8、4、2、1，故称8421码。
2421码的权值依次为2、4、2、1；余3码由8421码加0011 得到；格雷码是一种循环码，其特点是任何相邻的两个码字， 仅有一位代码不同，其它位相同。
即：(5555)10＝5×103 ＋5×102＋5×101＋5×100 又如：(209.04)10＝ 2×102 ＋0×101＋9×100＋0×10－1＋4 ×10－2
（1）数制：二进制
数码为：0、1；基数是2。 运算规律：逢二进一，即：1＋1＝10。 二进制数的权展开式： 如：(101.01)2＝ 1×22 ＋0×21＋1×20＋0×2－1＋1 ×2－2
A
&
B
≥1 &
C
&
D
(a) 与或非门的构成
A
FB C
& ≥1 F
D
(b) 与或非门的符号
F AB CD
4、异或
异或是一种二变量逻辑运算，当两个变量取值相同时， 逻辑函数值为0；当两个变量取值不同时，逻辑函数值为1。
异或的逻辑表达式为： L A B
“异或”真值
表 输入
输出
A
B
L
A
=1
0
0
0
0
常用 BCD 码
十进制数 8421 码 余 3 码 格雷码 2421 码
0
0000 0011 0000 0000
1
0001 0100 0001 0001
2
0010 0101 0011 0010
用四位自然二进制码中的前十个码字来表示十进制数码， 因各位的权值依次为8、4、2、1，故称8421码。
2421码的权值依次为2、4、2、1；余3码由8421码加0011 得到；格雷码是一种循环码，其特点是任何相邻的两个码字， 仅有一位代码不同，其它位相同。
即：(5555)10＝5×103 ＋5×102＋5×101＋5×100 又如：(209.04)10＝ 2×102 ＋0×101＋9×100＋0×10－1＋4 ×10－2
（1）数制：二进制
数码为：0、1；基数是2。 运算规律：逢二进一，即：1＋1＝10。 二进制数的权展开式： 如：(101.01)2＝ 1×22 ＋0×21＋1×20＋0×2－1＋1 ×2－2
A
&
B
≥1 &
C
&
D
(a) 与或非门的构成
A
FB C
& ≥1 F
D
(b) 与或非门的符号
F AB CD
4、异或
异或是一种二变量逻辑运算，当两个变量取值相同时， 逻辑函数值为0；当两个变量取值不同时，逻辑函数值为1。
异或的逻辑表达式为： L A B
“异或”真值
表 输入
输出
A
B
L
A
=1
0
0
0
0
常用 BCD 码
十进制数 8421 码 余 3 码 格雷码 2421 码
0
0000 0011 0000 0000
1
0001 0100 0001 0001
2
0010 0101 0011 0010
集成逻辑门电路PPT课件
2021/5/8
27
3.双极型三极管的开关电路
用NPN型三极管取代下图中的开关S，就得到了三 极管开关电路。
2021/5/8
28
3.双极型三极管的开关电路
当vI为低电平时，三极管工作 在截止状态（截止区），输出
高电平vO VCC 。
当vI为高电平时，三极管工作 在饱和导通状态（饱和区）， 输出低电平vO 0V（VCES ）。
从制造工艺方面来分类，数字集成电路可分为双极 型、单极型和混合型三类。
2021/5/8
4
3.2 半导体二极管门电路 3.2.1正逻辑与负逻辑
在数字电路中，用高、低电平来表 示二值逻辑的1和0两种逻辑状态。
获得高、低电平的基本原理电路如 图表示。开关S为半导体二极管或 三极管，通过输入信号控制二极管 或三极管工作在截止和导通两个状 态，以输出高低电平。
三极管相当一个受vI控制的开关
2021/5/8
29
双极型三极管的开关等效电路
截止状态
2021/5/8
饱和导通状态
30
4. 双极型三极管的动态开关特性
在动态情况下，亦即三极管在截止与饱和导通两种 状态间迅速转换时，三极管内部电荷的建立和消散 都需要一定的时间，输出电压的变化滞后于输入电 压的变化，这种滞后现象是由于三极管的b-e间、ce间都存在结电容效应的原因。
I/mA
反向特性 600
400
200 –100 –50
0 0.4 0.7
– 0.1
反向击穿
特性
– 0.2
正向特性
V/V
死区电压
二极管/硅管的伏安特性
2021/5/8
10
2. 二极管的伏安特性-二极管的单向导电性 正极-P极
第2章逻辑门电路-PPT精选
第2章 逻辑门电路
逻辑门：完成一些基本逻辑功能的电子电路。现使用的 主要为集成逻辑门。
首先介绍晶体管的开关特性 着重讨论的TTL和CMOS门电路的
逻辑功能和电气特性
简要介绍其他类型的双极型和MOS门电路
2.1 晶体管的开关特性 在数字电路中,常将半导体二极管,三极管和场效应管
作 为开关元件使用。 理想开关: 接通时阻抗为零;断开时阻抗为无穷大;
1
VO
1
VI
VO 1输出 VOHmin
VNH VIHmin
0输出
VILman VNL
VOLman
VI
1输入 1输入
2.3.3 TTL与非门的静态输入与输出特性
1. 输入特性
1)输入伏安特性( II=f(Vi) ) 定义：电流流入T1的发射极
方向为正方向。
II(mA)
高电平输入
0.5 1.0 1.5 2.1 0
1.0
-15 -10 -5 0 5 10 15 I0(mA)
负载门的管脚的个数,即
IH=NIIH (IIH为负载门高电平输入电流,约为40μA左
右)
从曲线上看，当IO大于5mA时，VO才开始出现下降趋势， 但决定IOHmax值的并不是VOHmax,而是器件的功耗。在上 面讨论的电路中, IOHmax约为400mA。
在门输入端和地之间接电阻Ri,当电阻从0Ω逐步增加
时，由于电阻内部有电流流过,会使电阻两端电压Vi逐步
增加。
VCC
当T1管饱和导通时: Vi R1R iRi(VCC VB1E)
R1
4kΩ
T1
Roff≈0.9kΩ, Ron≈3kΩ。
Vi
Ri
当Ri小于R0ff时,输入为低 电平;当Ri高于Ron时,输入 为高电平。
逻辑门：完成一些基本逻辑功能的电子电路。现使用的 主要为集成逻辑门。
首先介绍晶体管的开关特性 着重讨论的TTL和CMOS门电路的
逻辑功能和电气特性
简要介绍其他类型的双极型和MOS门电路
2.1 晶体管的开关特性 在数字电路中,常将半导体二极管,三极管和场效应管
作 为开关元件使用。 理想开关: 接通时阻抗为零;断开时阻抗为无穷大;
1
VO
1
VI
VO 1输出 VOHmin
VNH VIHmin
0输出
VILman VNL
VOLman
VI
1输入 1输入
2.3.3 TTL与非门的静态输入与输出特性
1. 输入特性
1)输入伏安特性( II=f(Vi) ) 定义：电流流入T1的发射极
方向为正方向。
II(mA)
高电平输入
0.5 1.0 1.5 2.1 0
1.0
-15 -10 -5 0 5 10 15 I0(mA)
负载门的管脚的个数,即
IH=NIIH (IIH为负载门高电平输入电流,约为40μA左
右)
从曲线上看，当IO大于5mA时，VO才开始出现下降趋势， 但决定IOHmax值的并不是VOHmax,而是器件的功耗。在上 面讨论的电路中, IOHmax约为400mA。
在门输入端和地之间接电阻Ri,当电阻从0Ω逐步增加
时，由于电阻内部有电流流过,会使电阻两端电压Vi逐步
增加。
VCC
当T1管饱和导通时: Vi R1R iRi(VCC VB1E)
R1
4kΩ
T1
Roff≈0.9kΩ, Ron≈3kΩ。
Vi
Ri
当Ri小于R0ff时,输入为低 电平;当Ri高于Ron时,输入 为高电平。
实验三集成逻辑门电路的功能和参数测试ppt课件
VsL
VOFF VON
VsH
Vi
集成逻辑门电路的功能及参数测试
2020/5/3
13
• 噪音容限是指加到正常输入值上、且不会在电路的输出产 生不可预料变化的最大外部噪音电压。
基本开关电路
2020/5/3
8
• 输出高电平VoH是指当输出端为高电平时的电压，一般大 于2.4V，它可衡量输出端高电平负载特性
• 74LS00的VoH是指在输入端接地或低电平时，输出端为高 电平并输出400μA电流时测量的输出电平
集成逻辑门电路的功能及参数测试
2020/5/3
9
• 输出低电平VoL是指当输出端为低电平时的输出电压，一 般小于0.4V，可衡量输出端低电平负载特性
≥ 3.2 ≤ 0.1 ≥ 2.0V
≥ 2.0 ≤ 0.1 ≥ 1.7
VIL / V
≤ 0.8 ≤ 0.8 ≤ 0.7
说明
输入脚悬 空时默认 为高电平
≤ 1.5
≤ 0.7 输入阻抗
非常之大
≤ 0.7
本R课S2程32使用±的12芯~15片电−3平~ −主15要是3 ~T1T5L和−3C~O−M15S 3 ~ 15 负逻辑
• 74LS00与非门输入电路
R1
• 输入A和B为高电平时， T1 T1截止，驱动电流很小 A
B
• 输入A或B为低电平时， 输入
T1导通，驱动电流较大
R2 与非 T3
与 T2 R4
R3
VCC R5
T4 F 输出
T5
GND
集成逻辑门电路的功能及参数测试
2020/5/3
6
• TTL的扇出驱动只要测量输出端为额定低电平时，输出端能吸
逻辑门电路任务一认识基本门电路ppt课件
2．与门
CD4081BCN外形图
CD4081BCN引脚排列图
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
3．或门
CD4071BCN外形图
CD4071BCN引脚排列图
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
运算规则：
0＋0 = 0体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
二极管或门电路
或门的真值表
二极管或门电路
“有1出1，全0出0” 或门的逻辑表达式为：Y = A + B
（3）检查无误后，按集成电路标记口的方向插上集成 电路，方可通电测试。
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
4．测试步骤及要求
测试记录表
真值表
二极管与门电路 二极管与门输入、输出关系表
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
真值表——用1和0表示的所有可能的输入状态的取值 和相应的输出状态的取值所组成的表格。
与门的真值表
“有0出0，全1出1” 与门的逻辑表达式：Y = AB
1）4000系列
CMOS器件型号组成符号及意义
CMOS器件型号的符号和意义举例
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
CD4081BCN外形图
CD4081BCN引脚排列图
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
3．或门
CD4071BCN外形图
CD4071BCN引脚排列图
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
运算规则：
0＋0 = 0体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
二极管或门电路
或门的真值表
二极管或门电路
“有1出1，全0出0” 或门的逻辑表达式为：Y = A + B
（3）检查无误后，按集成电路标记口的方向插上集成 电路，方可通电测试。
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
4．测试步骤及要求
测试记录表
真值表
二极管与门电路 二极管与门输入、输出关系表
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
真值表——用1和0表示的所有可能的输入状态的取值 和相应的输出状态的取值所组成的表格。
与门的真值表
“有0出0，全1出1” 与门的逻辑表达式：Y = AB
1）4000系列
CMOS器件型号组成符号及意义
CMOS器件型号的符号和意义举例
病原体侵入机体，消弱机体防御机能 ，破坏 机体内 环境的 相对稳 定性， 且在一 定部位 生长繁 殖，引 起不同 程度的 病理生 理过程
模电课件第三章集成逻辑门电路
R1
R2
4k 1.6k
A
uI
T1
T2
D1
R3 1k
输入级 中间级
+VCC(5V) R4
130 T4
DY T5 uo
输出级
26
2. 工作原理
(1)输入为低电平（0.0V）时: uI UIL 0 V
不足以让 T2、T5导通
0.7V
三个PN结
导通需2.1V
T2、T5截止
27
(1) uI UIL 0 V
RC＋（1＋）Re
17
[例2]下图电路中 = 50,UBE(on) = 0.7 V,UIH = 3.6 V,UIL = 0.3 V,为
使三极管开关工作,试选择 RB 值,并对应输入波形画出输出波形。
+5 V
uI
1 k
UIH
UIL O
t
解：(1)根据开关工作条件确定 RB 取值
uI = UIL = 0.3 V 时,三极管满足截止条件
按电路结构不同分 是构成数字电路的基本单元之一
TTL 集成门电路
输入端和输出端都用 三极管的逻辑门电路。
CMOS 集成门电路
用互补对称 MT特rCa点nomsi不sptlo同erm-分TernatnasriystMoreLtaolg-Oicxide-Semiconductor
Ucc =5V
1k uo
T
β =30
iB
I BS
Ucc Uces RC
Ucc RC
, Uces 0.7V
8
三极管的开关特性
3V
0V RB ui
+UCC
RC
3V
uO T
截饱止和 0V
集成逻辑门电路和组合逻辑电路PPT
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(3) A(A+B) = AB (4) A+AB = A+B
被证((65吸明)) A(收：ABA ++B A)A B. B (=A A+A BA ) =A B A(A B A B A)A A+AB B =AA+A =1
例如： A A B C D E A B C DE 返回
7
11.2.2 逻辑函数的表示方法
结合律 (A+B)+C=A+(B+C)
普通代数
(A . B) . C = A . (B .C) 分配律 A. (B+C) =A.B+A .C
不适用！
A+(B . C)=(A+B) . (A+C)
5
返回
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证: (A+B) . (A+C) A+(B. .C)=(A+B) (A+C)
A A A C B A B C
组合逻辑电路：任何时刻电路的输出状 态只取决于该时刻的输入状态，而与该时刻 以前的电路状态无关。
输入
X1
Y1
X2
组合逻辑电路
Y2
...
Xn
Yn
组合逻辑电路框图
输出
15
返回
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11.3.1 组合逻辑电路的分析
已知逻辑电路 确定 逻辑功能 分析步骤： 1 . 由逻辑图写出输出端的逻辑表达式 2. 运用逻辑代数化简或变换 3. 列真值表 4. 分析逻辑功能
n个变量则有2n个最小项
以三个变量为例，则有8个最小项，编号如下表：
最小项 ABC ABC ABC ABC ABC ABC AB C ABC 编 号 m0 m1 m2 m3 m4 m5 m6 m7
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+Vcc
uIA DA
uIB DB
反相器电路图
R
(A) RB1
+ 6.8k
uI
VBB
－
5V
+VCC (+5V)
RC 330
(L)
+
RB2
uo
22k
－
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数字电子技术基础
(3) 或非门
同理，可将二极管或门和非门复合在一起 可构成或非门。
或非门逻辑图
A B
1
1
L
A B
L AB
1
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i
IF O IR
0.1I R
t
tS
t
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数字电子技术基础
2. 二极管逻辑电路 (1) 二极管与门
+Vcc R
uIA DA
uIB DB
uO
二极管与门电平表
输入
uIA
uIB
低
低
低
高
高
低
高
高
输出
uO 低 低 低 高
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数字电子技术基础
(2) 二极管或门
uIA
DA
DB uIB
uO R
uD
O
－
k
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数字电子技术基础
iD u
u UF
R
O
t1
t
UR
i
ts—存储时间
IF
tt—渡越时间，反向恢复时间。 O
IR
tre=ts+tt — 反向恢复时间
0.1I R
t
tS
t
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数字电子技术基础
二极管的实际开关特性:
u UF
O
t1
t
开关时间: 一般为几十到 UR
几百纳秒。
a. 当u1<UT，T截止
uO=VDD(为高电平)
+
uI
－
b. 当u1为高电平时，T导通。
输出为低电平
+VCC (+5V) RD 3.3k
T+ uo
－
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数字电子技术基础
3.2 TTL集成逻辑门
二极管或门电平表
输入
uIA
uIB
低
低
低
高
高
低
高
高
输出
uO 低 高 高 高
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数字电子技术基础
3.1.2 三极管的开关特性 1. 动态开关特性 (1) 静态开关特性
如果三极管只工作在截止状态，管子截止相当 于开关断开。
如果三极管只工作在饱和状态，管子饱和相 当于开关接通。
三极管这种在外加电压作用下，截止和饱和后 的稳态模型，它反映了三极管的静态开关特性。
开关时间越短，开关速度也就越高。 b) 影响开关时间的因素
管子的结构工艺，外加输入电压的极性及大小 。
c) 提高开关速度的途径 制造开关时间较小的管子；设计合理的外电路。
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数字电子技术基础
通常toff > ton、ts > tf。因此控制三极管的饱和深度，减小ts 是缩短开关时间、提高开关速度的一个主要途径。
通，反向截止。
二极管相当于一个受电压控制的开关。
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数字电子技术基础
二极管的模型
恒压模型
理想模型
iD a
iD
+
a
iD
iD
+
uD
_
UO
O UO uD
uD
－
O
k
忽略导通电压
k
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数字电子技术基础
理想二极管的开关特性:
理想模型
a
开关接通时，电阻为零；
iD
iD
断开时，电阻为无穷大。 +
数字电子技术基础
3 集成逻辑门电路
3.1 二、三极管开关特性 3.2 TTL集成逻辑门 3.3 CMOS集成门电路 3.4 逻辑门电路使用中的几个实际问题
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数字电子技术基础
3.1 二、三极管开关特性
3.1.1 二极管的开关特性
1. 二极管的开关特性 二极管最重要的特性是单向导电性，即正向导
反相器的输出与 输入关系可表示为
反相器电路图
(A) RB1
+ 6.8k
uI
VBB
－
5V
+VCC (+5V)
RC 330
(L)
+
RB2
uo
22k
－
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数字电子技术基础
(2) 与非门
将二极管与门和晶体管非门复合在一 起可构成与非门。
与非门逻辑图
A B
&
1
L
A B
L AB
&
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数字电子技术基础
给三极管的集电结并联 一个肖特基二极管(高速、 低压降)，可以限制三极管 的饱和深度，从而使开断 时间大大缩短。
将三极管和肖特基二极管制 作在一起，构成肖特基晶体管， 可以提高电路的开关速度。
(a) 电路图； (b) 电路符号 上页 下页 返回
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2. 晶体管逻辑电路 (1) 反相器(非门)
到iC上升到0.1ICS所需要的时间。 o
ton
t
t
toff
t
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uI V2
上升时间tr ——iC从0.1ICS上升 到0.9ICS的时间。
o V1 ICS iC
0.9ICS
0.1ICS
o VCC uo
接通时间ton ——td与tr之和。
o
ton
t
t
toff
t
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(2) 动态开关特性 a. 三极管开关电路图
V2
S
RB
2V
+
V1 uI 10k
1V
－
Rc 1k
+
Vcc
uO
5V
－
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b. 三极管开关电路波形图
uI V2
a) 开关时间
o V1 ICS iC
0.9ICS
0.1ICS
o VCC uo
延迟时间td ——从uI上跳开始
工作原理：
a. 当uI高电平时， 晶体管饱和导通， 输出uO0
b. 当uI低电平时 晶体管截止， 输出uOVCC
反相器电路图
(A) RB1
+ 6.8k
uI
VBB
－
5V
+VCC (+5V)
RC 330
(L)
+
RB2
uo
22k
－
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非门电平表 uI BJT工作状态 uO 低 截止 高 高 饱和 低
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3.1.3 场效应管的开关特性 1. MOS场效应管(MOSFET)的开关特性 数字电路中普遍采用增强型的MOSFET。 当漏源电压uDS较高时： 栅源电压uGS小于开启电压UT时，MOSFET 处于截止状态，相当于开关断开；
当uGS大于UT，MOSFET工作在变阻状态， 相当于开关接通。
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MOSFET的开关模型
d
uGS < UT
截止状态
g
d
u+_GS
s
s
g
b
变阻状态
s
uGS > UT
g s u+_GS
d s
MOS场效应管的开关速度往往比双极型管低，
但随着工艺的改进，集成CMOS电路的速度已和
TTL电路不差上下。
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2. MOS管开关电路 电阻负载反相器电路
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uI V2
o
V1 ICS iC
0.9ICS
存储时间tS——iC从ICS下降到
0.1ICS
o
0.9ICS的时间。
VCC uo
下降时间tf——iC从0.9ICS下降到
0.1ICS的时间。
o
关断时间toff ——ts与tf之和。
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ton
下页
t
t
toff
t
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开关时间——三极管的接通时间ton、关断时间toff， 统称为开关时间。