05.3电平异步时序逻辑电路分析

Z = y2 y1
二次状态 y2 0 0 1 1 y1 0 1 1 0
Y2 = x2 x1 y2 + x2 x1 y 1
激励状态 Y2 Y1 x2x1=00 00 00 00 00 x2x1=01 01 01 01 01 x2x1=11 01 01 11 11
Y1 = x2 y1 + x1
输出 x2x1=10 10 01 01 10 Z 0 0 1 0
例：用或非门构成的 R – S 触发器为简单电平异步时序 逻辑电路。 逻辑电路。
Q
Q
G1 >=1 R
>=1
G2
S
激励方程为： 激励方程为： Y
= S + Ry
R – S 触发器不允许两个输入同时为 1，其流程表为： ，其流程表为： R – S 触发器流程表
二次状态 y 0 1 激励状态 Y RS = 00 0 1 RS = 01 1 1 RS = 11 d d RS = 10 0 0 0 1 输出
同步时序逻辑电路 脉冲异步时序逻辑电路
x1 xn Zm ys
： 组合电路 y1 存储电路
：
Z1
…
Y1
…
Yr
时钟 CP 现态 S0 S1 S2 S3 S4 次态 / 输出 Z x=0 S1 / 0 S2 / 0 S3 / 0 S4 / 0 S0 / 1 x=1 S2 / 0 S3 / 0 S4 / 0 S0 / 1 S1 / 0 0/1 S4 0/0 1/1 S3 1/0 0/0 S0 0/0 S1 1/0 0/0 S2
（00，0）/ 0 ， ）
（01，1）/ 1 ， ）
（10，0）/ 0 ， ）
（00，1）/ 1 ， ）
R – S 触发器总态图
5．3．2 电平异步时序逻辑电路分析 ． ．
电路分析的步骤为： 电路分析的步骤为： ⑴ 根据逻辑电路图写出激励函数和输出函数表达式 ⑵ 作出流程表 ⑶ 作出总态图或时间图 ⑷ 说明电路逻辑功能
异步时序逻辑的分类： （1）电平型 电平型异步时序逻辑电路：触发器的翻转 受触发信号的电平高低控制，接收作用的时间长 ； （2）脉冲型 脉冲型异步逻辑时序电路：触发器的翻转 仅在触发信号的有关跳变沿发生，接收作用的时 间短，较易把握。
5．3 电平异步时序逻辑电路 ．
信号在短时间内发生两次变化称为脉冲， 信号在短时间内发生两次变化称为脉冲，若高电 脉冲 平持续时间较长称为电平 因此， 电平， 平持续时间较长称为电平，因此，电平是脉冲的一种 特定形式。 特定形式。
相邻变化” 值每次变化仅 要求输入信号作 “相邻变化”，则 RS 值每次变化仅 允许一位发生变化。 允许一位发生变化。如允许 00→ 01、 00→ 10， 01→ 00、 → 、 → ， → 、 01→ 11， 10→ 00、 10→ 11，11→ 01、11→ 10，不允许 → ， → 、 → ， → 、 → ， 00→ 11 或 01→ 10。 。
例：分析该电平异步时序逻辑电路 两条反馈电路， 解：电路有两个外部输入 x1、x2 ，两条反馈电路， 对应激励状态为 Y1、Y2，二次状态为 y1、y2。外部输出 仅与状态有关， 型电路。 Z 仅与状态有关，属于 Moore 型电路。 输出函数和激励函数表达式为： ⑴ 输出函数和激励函数表达式为：
yr
…
x1 : xn y1
组合电路 Δ t1
延迟
: Zm Y1 Yr
…
:
延迟
Δ tr
外部输入信号； 外部输出信号； 图中 x1 ~ xn 为外部输入信号；Z1 ~ Zm 为外部输出信号； Y1 ~Yr 为激励状态；y1 ~ yr 为二次状态；Δt1 ~ Δtr 为反馈 激励状态； 二次状态； 回路中的时间延迟 时间延迟。 回路中的时间延迟。
总态响应序列中加 “*” 的总态为非稳定总态，表示总态转换时的过渡拐 ” 的总态为非稳定总态， 点。
t0 t1 x2 x1 y2 y1 Z Δt ⑷ 电路功能
t2
t3
t4
t5
t6
t7
t8
Δt
Δt Δt
Δt
Δt
从时间图上可看出， 从时间图上可看出，仅当 x2x1 输入序列为 “00-10 – 11 ”时，输出 时 高电平信号，其他情况均输出低电平信号。 高电平信号，其他情况均输出低电平信号。因此该电路为 “00-10 – 11 ” 序列检测器。 序列检测器。
3．流程表和总态图 ．
使用流程表 总态图描述电路的工作过程和逻辑功能 流程表和 描述电路的工作过程和逻辑功能。 使用流程表和总态图描述电路的工作过程和逻辑功能。 流程表用于反映电路输出信号、 流程表用于反映电路输出信号、激励信号与电路输入信 号、二次状态之间关系。其格式为： 二次状态之间关系。其格式为： Meally 型流程表格式
二次 状态 y 激励状态 / 输出 输入 x Y/Z
Moore型流程表格式 型流程表格式
二次 状态 y 激励状态 输入 x Y 输 出 Z
流程表中的激励状态分为稳定状态（简称稳态） 流程表中的激励状态分为稳定状态（简称稳态）和非稳 稳定状态 定状态（简称非稳态） 表中与二次状态相同的激励状态 定状态（简称非稳态），表中与二次状态相同的激励状态 为稳态（加圈），表中与二次状态不相同的激励状态为非 为稳态（加圈），表中与二次状态不相同的激励状态为非 ）， 稳态。 稳态。 总态：电路输入和二次状态的组合，记作（ ， ）。 ）。在 总态：电路输入和二次状态的组合，记作（x，y）。在 输入 的组合 流程表中，代表某个二次状态的行和代表某种输入取值的列 流程表中， 的交叉点称为总态。 的交叉点称为总态。 总态 当输入信号作相邻变化不引起电路状态变化时， 当输入信号作相邻变化不引起电路状态变化时，在表内 相邻变化不引起电路状态变化时 总态作水平移动； 水平移动 总态作水平移动； 相邻变化引起电路状态变化时， 当输入信号作相邻变化引起电路状态变化时 总态先作 当输入信号作相邻变化引起电路状态变化时，总态先作 水平移动至非稳态，再作垂直移动至稳态。 水平移动至非稳态，再作垂直移动至稳态。 移动至非稳态 垂直移动至稳态
输出 Z： ： （11，01）/ 0 ， ） （10，01）/ 0 ， ） （11，11）/ 1 ， ）
t0
t1
10
t2
11
t3
01
t4
00
t5
01
t6
11
t7
10
t8
11
输入 x2x1 ： 00 (x2x1,, y2y1)
0
(00,00) (10,00)* (11,11) (01,11)* (00,00) (01,00)* (10,10) (11,10)* (01,01) (00,01)* (01,01) (11,01) (10,01) (11,01) 0 1 0 0 0 0 0 0
5.3.1 电平异步时序逻辑电路的特点
1．电平异步时序逻辑电路的结构模型 ．
电路同样由组合电路和 电路同样由组合电路和存 组合电路 储电路组成， 储电路组成，但存储电路是由 组成 反馈回路中的延迟元件构成。 反馈回路中的延迟元件构成。 构成 延迟元件不采用延迟线， 延迟元件不采用延迟线，而是 利用组合电路本身固有的分布 延迟。 延迟。
根据表达式，可作出流程表。 ⑵ 根据表达式，可作出流程表。
⑶ 作出总态图 为了直观描述电路功能，还可 （ 01，01）/ 0 ， ） 作出时间响应序列和时间图。假 ， ） 设初态为（00，00），输入的变（00，00）/ 0 化序列为 00→ 10→ 11→ 01→ （10，10）/ 0 ， ） 00→ 01→ 11 → 10，根据流程表 可作出总态和输出响应序列。 时刻 ti： 总态： 总态：
电平异步时序逻辑电路结构模型特点： 电平异步时序逻辑电路结构模型特点： 电路输出状态的改变是由输入电位 的变化直接引起。 输出状态的改变是由输入电位x的变化直接引起 ⑴ 电路输出状态的改变是由输入电位 的变化直接引起。 重现” ⑵ 二次状态 y 是激励状态 Y 经Δt 延迟 后的 “重现”。 输入信号的一次变化可能引起二次状态的多次变化 的一次变化可能引起二次状态的多次变化。 ⑶ 输入信号的一次变化可能引起二次状态的多次变化。
按电路工作方式划分 同步(Synchronous)时序电路 时序电路——存储电路由带时钟控 存储电路由带时钟控 同步 时序电路 存储电路由 组成， 制的触发器组成 制的触发器组成，电路状态的改变由系统统一时钟控 制。时钟到来前的状态为 “现态”，时钟到来后的状 现态” 次态” 态为 “次态”。 异步(Asynchronous)时序电路 ——存储电路由触发器 时序电路 存储电路由触发器 异步 存储电路由 或延时元件组成， 或延时元件组成，时序电路中状态的改变不受统一时 组成 钟的控制，输入的变化将直接导致输出的变化。 钟的控制，输入的变化将直接导致输出的变化。
2．输入信号的约束 ．
输入信号的变化将引起输出和状态的变化， 输入信号的变化将引起输出和状态的变化，为保证电路 可靠工作，对输入信号做以下约束： 可靠工作，对输入信号做以下约束： 不允许两个或两个以上信号同时变化 ⑴ 不允许两个或两个以上信号同时变化 电路进入稳定状态后才允许输入信号发生变化 稳定状态后才允许 ⑵ 电路进入稳定状态后才允许输入信号发生变化