实验三异步模8加1计数器

实验三异步模8加1计数器

1. 熟练掌握脉冲异步时序电路的设计方法

2. 加深对异步时序电路的理解

3. 掌握计数器的设计原理

实验条件：

1. 操作系统为WINDOWS 20（的计算机一台

2001电子线路仿真软件一套

实验组件：1.二输入四与非门74LS08 1片

2. 双JK触发器74LS73 2 片

实验内容：

用J-K储发器作为存储元件设计一个异步模8加1计数器，该电路对输入端X

出现的脉冲进行计数，当收到第8个脉冲时，输出端Z产生一个进位输出脉冲。实

验要求：

1. 脉冲由方波发生器（5V /1KHZ）提供，也可用开关的闭合表示1次脉冲。

的CLR端必须接Vcs

3. 根据实验内容，写出设计过程，列出真值表、逻辑函数式，在Multisim

2001中画出逻辑图，并用逻辑分析仪测试结果。下周三交实验报告。

附：芯片引脚图和JK触发器逻辑符号

实验目的

:

1J IQ IQ fill® 2k 2Q ZQ lc P 1R Ik ¥cc 2CP 2K 2j

2. 74LS08管脚图