加法器及应用实验共20页
实验5 组合逻辑电路(加法器)
6
=1
1 2
1
5 3
74LS04
Ai 0 0 1
Bi 0 1 0
&
1 2
1
1
74LS00
Ai Bi
三、实验内容及步骤：
2．用逻辑门组成全加器
逻辑函数 测量真值表 输 入
Ai
0 0
S Ai Bi Ci 1
输
Ci-1
0 1
出
Ci
Ci ( Ai Bi )Ci 1 AiBi
1
Ci
Ci-1
&
1
四、实验报告
1．整理实验数据及结果，按要求填写表格。 2．讨论器件的作用，全加器中使用各器件多少片，
在全加器电路图中标出各引线对应各器件的引脚
号。 五、思考题（写在实验报告中） 通过对加法器输入、输出信号的对应关系 的测试，说明组合逻辑电路的特点。
142
11
10
11
10
≥1
9
8
1
1
1
1
1 2 3
1
4 5
1
6
≥1
GND
≥1
GND 1 2
7
3
4
5
6
7
数字实验箱面板图
三、实验内容及步骤：
1．用逻辑门组成半加器
Si Ai Bi
Si Ci
Ci AiBi AiBi
测量真值表 输 入 输 Si 出 Ci
74LS86 3
Bi
0 0
Si
( Ai Bi )Ci 1 AiBi
0
0 1 1 1 1
1
1 0 0 1 1
0
实验五 全加器的设计及应用
实验五 全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表i A i B i C i S i C 0 0 0 0 1 0 1 0 0 1 1 00 0 1 0 1 0 0 01位半加器S C i A i B i 和数向高位进位加数被加数图5-1 半加器框图由真值表写逻辑表达式：⎩⎨⎧=⊕=+=i i i ii i i i i i B A C B A B A B A S '' 画出逻辑图，如图5-2所示：（a ）逻辑图 （b ）逻辑符号 图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。
实验二 加法器的设计与仿真实验报告
实验二加法器的设计与仿真一、实验目的：实现加法器的设计与仿真。
二、实验内容1．用逻辑图和VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。
三、实验步骤。
（一）、全加器、串行加法器和并行加法器的逻辑图。
1.全加器：2.串行加法器：3．74283：4位先行进位全加器逻辑框图：逻辑图：（二）、全加器、串行加法器和并行加法器的VHDL。
1.全加器：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quanjiaqi ISPORT(X : IN STD_LOGIC;Y : IN STD_LOGIC;CIN : IN STD_LOGIC;S : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END quanjiaqi;ARCHITECTURE bdf_type OF quanjiaqi ISSIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC;BEGINSYNTHESIZED_WIRE_2 <= Y AND X;SYNTHESIZED_WIRE_1 <= CIN AND Y;SYNTHESIZED_WIRE_3 <= CIN AND X;SYNTHESIZED_WIRE_0 <= X XOR Y;S <= SYNTHESIZED_WIRE_0 XOR CIN;COUT <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2 OR SYNTHESIZED_WIRE_3; END bdf_type;2.串行加法器：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY chuanxingjiafaqi ISPORT(x0 : IN STD_LOGIC;y0 : IN STD_LOGIC;cin : IN STD_LOGIC;x1 : IN STD_LOGIC;x2 : IN STD_LOGIC;y2 : IN STD_LOGIC;x3 : IN STD_LOGIC;y3 : IN STD_LOGIC;y1 : IN STD_LOGIC;s0 : OUT STD_LOGIC;s1 : OUT STD_LOGIC;s2 : OUT STD_LOGIC;s3 : OUT STD_LOGIC;cout : OUT STD_LOGIC);END chuanxingjiafaqi;ARCHITECTURE bdf_type OF chuanxingjiafaqi ISCOMPONENT quanjiaqiPORT(X : IN STD_LOGIC;Y : IN STD_LOGIC;CIN : IN STD_LOGIC;S : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanjiaqiPORT MAP(X => x0,Y => y0,CIN => cin,S => s0,COUT => SYNTHESIZED_WIRE_0); b2v_inst1 : quanjiaqiPORT MAP(X => x1,Y => y1,CIN => SYNTHESIZED_WIRE_0,S => s1,COUT => SYNTHESIZED_WIRE_1); b2v_inst2 : quanjiaqiPORT MAP(X => x2,Y => y2,CIN => SYNTHESIZED_WIRE_1,S => s2,COUT => SYNTHESIZED_WIRE_2); b2v_inst3 : quanjiaqiPORT MAP(X => x3,Y => y3,CIN => SYNTHESIZED_WIRE_2,S => s3,COUT => cout);END bdf_type;3．74283：4位先行进位全加器LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY 74283_0 ISPORT(CIN : IN STD_LOGIC;A1 : IN STD_LOGIC;A2 : IN STD_LOGIC;B2 : IN STD_LOGIC;A3 : IN STD_LOGIC;A4 : IN STD_LOGIC;B4 : IN STD_LOGIC;B1 : IN STD_LOGIC;B3 : IN STD_LOGIC;SUM4 : OUT STD_LOGIC;COUT : OUT STD_LOGIC;SUM1 : OUT STD_LOGIC;SUM2 : OUT STD_LOGIC;SUM3 : OUT STD_LOGIC );END 74283_0;ARCHITECTURE bdf_type OF 74283_0 IS BEGIN-- instantiate macrofunctionb2v_inst : 74283PORT MAP(CIN => CIN,A1 => A1,A2 => A2,B2 => B2,A3 => A3,A4 => A4,B4 => B4,B1 => B1,B3 => B3,SUM4 => SUM4,COUT => COUT,SUM1 => SUM1,SUM2 => SUM2,SUM3 => SUM3);END bdf_type;四、实验仿真结果。
加法器实验报告
加法器实验报告实验三加法器的设计与仿真一、实验目的熟悉quartus ⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。
二、实验内容1、熟悉quartus ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用逻辑图和vhdl语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；三、实验原理1. 全加器全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
用途：实现一位全加操作逻辑图真值表利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。
2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。
3．74283：4位先行进位全加器（4-bit full adder）利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，按照如下的逻辑图实现进位全加器。
逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。
请自行验证一下。
2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加法器向本级加法器的进位输入。
四、实验方法与步骤实验方法：采用基于fpga进行数字逻辑电路设计的方法。
采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。
最新加法器实验报告
最新加法器实验报告
实验目的：
本实验旨在验证加法器的基本功能和性能，通过实际操作加深对数字电路中加法运算原理的理解，并掌握加法器的使用方法。
实验设备和材料：
1. 数字逻辑实验板
2. 四位二进制加法器芯片（如74LS83）
3. 电源
4. 示波器或LED灯阵列（用于显示输出结果）
5. 连接线若干
6. 面包板或实验板
实验步骤：
1. 根据加法器芯片的引脚图，正确连接电源至Vcc和GND。
2. 将四位二进制加法器插入实验板，并按照数据手册连接A、B输入端口，以及进位输入端口Cin。
3. 准备两个四位二进制数，分别输入至加法器的A、B端口。
4. 通过开关或按钮设置进位输入Cin为0或1。
5. 打开示波器，连接至加法器的输出端口，观察并记录加法结果。
6. 更改输入数值，重复步骤3至5，进行多次实验以验证加法器的准确性。
实验结果：
在实验中，我们对加法器进行了多次测试，输入了不同的四位二进制数值。
实验数据显示，加法器能够正确地执行加法运算，并且输出的和与预期相符。
在所有测试中，加法器的性能稳定，没有出现误差。
实验结论：
通过本次实验，我们验证了四位二进制加法器的正确性和稳定性。
实验结果表明，加法器是实现数字电路中基本算术运算的重要组件。
此外，实验过程中也加深了对数字逻辑电路设计和功能测试的理解。
2.1加法器实验 报告 A5
加法器组员:徐鹏，李新意,张严丹. 指导老师：丁祁正、蒋芳芳一、项目内容和要求◆设计一个反相加法器电路，要求：运算关系:)25(21i i O U U U +-=。
输入阻抗应满足Ω≥Ω≥K R K R i i 5,521。
设计条件：①电源电压Ec=±5V ；②负载阻抗Ω=K R L 1.5◆设计一个同相加法器电路，要求：运算关系：21i i O U U U +=。
设计条件： ①电源电压Ec =±5V ；②负载阻抗Ω=K R L 1.5二、设计及调试 （一）电路设计①反相加法器的电路设计如图 1-1 所示，其中U +=U -=0V ；U 0=－[(R f /R 1) ×U i1+(R f /R 2) ×U i2 ] R = R 1 //R 2 //R f根据项目要求的输入阻抗大于5K Ω，且运算关系满足)25(21i i O U U U +-=，因此根据实验室现有电阻的种类，我们选R1为20K Ω和为R2为51K Ω,Rf 为100K Ω、R 为10K Ω。
②同相加法器的电路设计如图1-2所示，其中 U 0的计算如下图1-1反相加法器电路U i1 U i22211121212i i o fU R R R U R R R U U R R RU ⋅++⋅+=⋅+=21212211121221,)(,i i o f i i f o U U U R R R R U R R R U R R R R R R U U U +====⋅++⋅++==有时当解得令图1-2同相加法器电路根据项目要求的输入阻抗大于5K Ω，且运算关系满足21i i O U U U +=，因此根据实验室现有电阻的种类，我们选R1、R2、R 和Rf 都是10K Ω.（二）电路仿真1、反相加法器的电路仿真测试A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压如下；①反相加法器 U i1=+0.5v ，U i2=+0.5v ,输出电压U 0=-3.464V.②反相加法器 U i1=+0.5v ，U i2=-0.5v ,输出电压U 0=-1.503V.③反相加法器U i1=-0.5v，U i2=-0.5v ,输出电压U0=3.496V.④反相加法器U i1=-0.5v，U i2=+0.5v ,输出电压U0=1.536V.B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电压波形如下。
实验五 全加器的设计及应用
实验五 全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表i A i B i C i S i C 0 0 0 0 1 0 1 0 0 1 1 00 0 1 0 1 0 0 01位半加器S C i A i B i 和数向高位进位加数被加数图5-1 半加器框图由真值表写逻辑表达式：⎩⎨⎧=⊕=+=i i i ii i i i i i B A C B A B A B A S '' 画出逻辑图，如图5-2所示：（a ）逻辑图 （b ）逻辑符号 图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。
实验十、加法器
实验内容2: 实验内容2: 用与非门74LS00和与异或门74LS86设计一 用与非门74LS00和与异或门74LS86设计一 74LS00和与异或门74LS86 个全加器电路，并在实验台上进行测试。 个全加器电路，并在实验台上进行测试。
输入变量通过实验台上的数据开关来选择 高低电平，输出变量通过发光二极管来监视， 高低电平，输出变量通过发光二极管来监视， 实验结果需验收。 实验结果需验收。
10
74LS00和74LS86芯片的引脚图及逻辑关系
11
(五)、画出具体逻辑电路图。 五 、画出具体逻辑电路图。
(六)、在实验台上进行验证其结果的正确性。 六 、在实验台上进行验证其结果的正确性。
12
如果用74LS00与74LS55来实现一位全加器电路 如果用 与 来实现一位全加器电路 修改成如下: 修改成如下
55串行全加器是从低位到高位一位一位地分别相加n位数要n个节拍完成速度很慢但线路简单在计算机户常采用并行全加器并行全加器是不管加数的位数多少在一个节拍中各位数同时分别相加因此速度快效率高但电路相当复杂在追求速度与效率的现代计算机中势必采用并行全加器
实验十、 实验十、加法器
一、 实验目的： 实验目的： 1 、掌握加法器的工作原理和外特性。 掌握加法器的工作原理和外特性。 2 、学会自行设计简单的加法器。 学会自行设计简单的加法器。 3 、掌握设计组合逻辑电路的步骤。 掌握设计组合逻辑电路的步骤。
1
二 、实验设备与材料 设备： 1. Dais-D2H+数字实验仪一台 数字实验仪一台。 数字实验仪一台 2. 三用表一只。 材料： TTL集成电路74LS283 两输入与非门74LS00 两输入异或门74LS86
一片； 一片； 一片。
计算机组成原理加法器实验实训报告
计算机组成原理加法器实验实训报告一、实验目的本次实验旨在通过实际操作加法器电路，加深对计算机组成原理中加法器的理解，掌握加法器的工作原理和实验操作技能。
二、实验内容1. 搭建基本加法器电路2. 进行加法器实验3. 分析实验结果并撰写实验报告三、实验器材和工具1. 电路实验箱2. 电源3. 电路连接线4. 示波器5. 多用途数字实验仪6. 逻辑门集成电路四、实验步骤1. 搭建基本加法器电路1) 将逻辑门集成电路插入电路实验箱中2) 连接逻辑门的输入端和输出端3) 接入电源并进行必要的调试2. 进行加法器实验1) 输入两个二进制数，并将其连接到逻辑门输入端2) 观察输出端的变化3) 调节输入信号，验证加法器的正确性和稳定性3. 分析实验结果1) 记录实验数据2) 分析实验结果，对比理论值和实际值的差异3) 总结实验中的经验和问题，并提出改进建议五、实验数据1. 输入数据：A = 1010B = 11012. 输出数据：Sum = xxxCarryout = 1六、实验结果分析通过实验，我们成功搭建了基本加法器电路，并进行了加法器实验。
实验结果表明，加法器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
通过比对理论值和实际值，我们发现存在一定的偏差，可能是由于电路连接不良或逻辑门延迟等因素导致。
在今后的实验中，我们需要注意电路连接质量和信号延迟，以提高实验结果的准确性和稳定性。
七、实验总结通过本次加法器实验，我们加深了对计算机组成原理中加法器的理解，掌握了基本的加法器实验操作技能。
我们也发现了一些问题并提出了改进建议。
在今后的学习和实验中，我们将继续加强对计算机组成原理的学习，不断提升实验操作能力，为今后的科研工作和实际应用打下坚实的基础。
八、参考资料1. 《计算机组成原理》（第五版），唐朔飞，张善民，电子工业出版社2. 《数字逻辑与计算机设计》（第三版），David M. Harris，Sarah L. Harris，清华大学出版社以上是本次计算机组成原理加法器实验实训报告的全部内容，谢谢阅读。
实验五 全加器的应用20页PPT
41、俯仰终宇宙，不乐复何如。 42、夏日长抱饥，寒夜无被眠。 43、不戚戚于贫贱，不汲汲于富贵。 44、欲言无予和，挥杯劝孤影。 45、盛年不重来，一日难再晨。及时 当勉励 ，岁月 不待人 。
56、书不仅是生活，而且是现在、过 去和未 来文化 生活的 源泉。 ——库 法耶夫 57、生命不可能有两次，但许多人连一 次也不 善于度 过。— —吕凯 特 58、问渠哪得清如许，为有源头活水来 。—— 朱熹 59、我的努力求学没有得到别的好处， 只不过 是愈来 愈发觉 自己的 无知。 ——笛 卡儿
拉
60、生活的道路一旦选定，就要勇敢地
加法器实验报告
加法器实验报告加法器实验报告概述：本次实验旨在设计和实现一个加法器电路，通过对电路的搭建和测试，验证加法器的正确性和可行性。
加法器是计算机中最基本的算术运算器之一，其在数字逻辑电路中扮演着重要的角色。
1. 实验背景加法器是一种基本的数字逻辑电路，用于实现数字的加法运算。
在计算机中，加法器被广泛应用于算术逻辑单元(ALU)和中央处理器(CPU)等部件中，用于进行各种数值计算和逻辑运算。
因此，了解和掌握加法器的工作原理和设计方法对于理解计算机原理和数字电路设计具有重要意义。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器电路，验证加法器的正确性和可行性。
具体要求如下：- 设计并搭建一个4位二进制加法器电路；- 对电路进行测试，验证其加法运算的正确性；- 分析电路的性能和优化空间。
3. 实验原理加法器是通过逻辑门电路实现的。
在本次实验中，我们将使用全加器电路来实现4位二进制加法器。
全加器是一种能够实现两个二进制位相加并考虑进位的电路。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4. 实验步骤4.1 设计加法器电路的逻辑功能首先，我们需要确定加法器电路的逻辑功能。
在这个实验中，我们需要实现两个4位二进制数的相加运算，并输出结果。
具体的逻辑功能可以通过真值表或逻辑表达式来描述。
4.2 搭建电路根据逻辑功能的要求，我们可以使用逻辑门电路来搭建加法器。
在本次实验中，我们将使用多个全加器电路来实现4位二进制加法器。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4.3 进行电路测试在搭建完电路后，我们需要对电路进行测试，以验证其加法运算的正确性。
可以通过输入一些测试用例，并比较输出结果与预期结果是否一致来进行测试。
5. 实验结果与分析通过对加法器电路的测试，我们可以得到加法器的输出结果。
通过比较输出结果与预期结果，可以验证加法器的正确性。
同时，我们还可以分析电路的性能和优化空间，例如进一步提高加法器的速度和减少功耗等。
实验七.-加法器及其逻辑运算
实验七：加法器及其逻辑运算一、实验目的:1、掌握组合逻辑电路的功能调试2、验证半加器、全加器和四位集成加法器的逻辑功能。
3、学会二进制数的运算规律.二、实验器材:74LS86、74LS08、74LS32、74LS283三、实验原理：1、半加器不考虑低位进位，只有本位相加，称为半加，实现半加运算的逻辑电路,称为半加器.半加器的逻辑电路图及逻辑符号如下图7.1 半加器逻辑电路图及逻辑符号半加器的逻辑表达式S=AB+AB=A⊕B （7—1）C=AB（7—2）式中，S为本位和，而C为进位。
根据逻辑表达式可得，半加器的功能表为表7.1 半加器功能表输入输出A B S C0 0 1 10111112、全加器考虑低位进位的加法称为全加,实现全加的电路为全加器。
全加器的逻辑电路图及逻辑符号如下图7。
2 全加器逻辑电路图及逻辑符号全加器的逻辑表达式S = A⊕B⊕C i （7-3）C O=AB+ （A⊕B)C i（7-4）式中,S为本位和,C i为低位进位，C o为向高位的进位。
根据逻辑表达式可得，全加器的功能表为表7.2 全加器功能表输入输出A B C i S C o0 0 0 0 1 1 1 1011111111111111113、多位加法器算术运算电路是脉冲与数字电路的核心部件之一,工作模式有加、减、乘、除等运算,尤其以加法为最基本，其电路构成既有组合逻辑，也有时序逻辑。
本实验采用的逻辑器件4位全加器为TTL双极型数字集成电路74LS283，属于组合逻辑电路,它的特点是超前进位,因此运算速度快，其外形为双列直插，引脚排列及逻辑符号如图7.3所示。
图7。
3 74LS283引脚图及逻辑符号74LS283有两组4位二进制数输入A4A3A2A1、B4B3B2B1，一个向最低位的进位输入端CI,有一组二进制数输出S4S3S2S1，一个最高位的进位输出端CO,算术加法运算关系式如下A4 A3 A2 A1+ B4 B3 B2 B1CIC0 S4 S3 S2 S1表7.3 74LS283加法运算表四、实验内容:1．测试半加器的逻辑电路功能。
实验五全加器及其应用
实验五全加器及其应用一、实验目的1. 掌握全加器设计方法；2. 掌握全加器的应用。
二、实验要求1. 上机前要作好充分准备，预习实验。
2. 实验完成后，写出详细实验报告。
三、实验内容及步骤用74HC283D设计一个8421BCD码加法电路，完成两个一位8421BCD码的加法运算。
输入、输出均采用8421BCD码表示。
两个一位十进制数相加，若考虑低位来的进位，其和应为0～19，8421BCD码加法器的输入、输出都采用8421BCD码表示，其进位规律为逢十进一，而74HC283D是按两个四位二进制数进行运算的，其进位规律为逢十六进一，故二者的进位关系不同，当和数大于9时，8421BCD码应产生进位，而十六进制还不可能产生进位。
为此应对结果进行修正，当结果大于9时，需要加6(0110B)修正。
故修正电路应含一个判9电路，当结果大于9时对结果加0110，小于等于9时加0000。
spanstyle='mso-ignore:vglayout;;z-index:1;left:0px;margin-left:26px;margin-top:41px;width:507px; height:29px'大于9的数是最小项的m10～m15，除了上述情况大于9时外，如相加结果产生了进位位，其结果必定大于9，因此大于9的条件为全加器74HC283D的A4A3A2A1、B4B3B2B1为两个四位二进制数输入端，SUM1、SUM2、SUM3、SUM4为相加的和，C0为低位来的进位，C4为向高位产生的进位。
1. 创建电路用字信号发生器产生8421BCD码，并用显示器件显示8421BCD码。
（1）在元（器）件库中单击CMOS，再单击74HC系列，选中74HC283D_2v, 如图5-1：图5-1 选择元件单击OK确认。
这时会出现一个器件，拖到指定位置点击即可，如图5-2：图5-2 74系列元件（2）在器件库中单击TTL，再单击74系列，选中二输入与非门7400N和三输入与非门7410N 芯片。
全加器实验报告
全加器实验报告全加器实验报告引言：全加器是数字电路中的基本组件之一，用于实现两个二进制数的加法运算。
在本次实验中，我们将学习如何设计和实现一个全加器电路，并通过实验验证其正确性和可靠性。
实验目的：1. 理解全加器的原理和工作方式；2. 学习使用逻辑门实现全加器电路；3. 掌握实验仪器的使用方法；4. 验证全加器电路的正确性和可靠性。
实验器材：1. 实验板2. 逻辑门芯片（与门、或门、非门）3. 连线4. 电源实验步骤：1. 首先，我们需要了解全加器的原理。
全加器由两个半加器和一个额外的输入端组成。
半加器用于计算两个输入位的和与进位，而额外的输入端用于接收前一位的进位。
全加器的输出包括两个部分：当前位的和和当前位的进位。
2. 根据全加器的原理，我们可以使用逻辑门来实现它。
首先，使用与门计算当前位的进位。
将两个输入位和前一位的进位作为与门的输入，输出结果为当前位的进位。
3. 接下来，使用或门计算当前位的和。
将两个输入位和前一位的进位作为或门的输入，输出结果为当前位的和。
4. 最后，使用非门将当前位的进位取反，作为全加器的输出。
5. 按照上述设计，将逻辑门芯片连接到实验板上。
确保连接的正确性和稳定性。
6. 给实验电路供电，并输入测试数据。
观察输出结果是否符合预期。
实验结果：通过实验，我们成功实现了一个全加器电路，并验证了其正确性和可靠性。
输入不同的测试数据，我们得到了相应的输出结果。
这证明了全加器电路的功能和性能。
讨论与分析：全加器是数字电路中的重要组件，广泛应用于计算机和其他数字系统中。
它的设计和实现对于数字电路的正确运行至关重要。
通过本次实验，我们深入了解了全加器的原理和工作方式，并通过实验验证了其正确性和可靠性。
然而，在实际应用中，全加器电路可能会面临一些问题。
例如，输入信号的噪声、电源波动等因素都可能影响全加器的性能。
因此，在实际设计中，需要采取一些措施来提高全加器电路的抗干扰性和稳定性。
另外，全加器电路的设计还可以进一步优化。
计组-加法器实验报告
半加器、全加器、串行进位加法器以及超前进位加法器一、实验原理1.一位半加器A和B异或产生和Sum，与产生进位C2.一位全加器将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器3.4位串行进位加法器将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器4.超前进位加法器（4位）⑴AddBlock产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum⑵进位链（Cmaker）四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位⑶超前进位加法器将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。
各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材QuartusII仿真软件，实验箱三、实验结果1.串行进位加法器结果2.超前进位加法器结果四、实验结果分析1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化不到位。
另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。
当位数增加的时候，超前进位加法器会比串行的更快。
2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致。
加法器实验报告
加法器实验报告一、实验目的本实验目的是通过学习数字电路中的加法器基本原理，掌握加法器的设计方法和加法器的应用。
二、实验原理1.加法器的定义加法器是一种数字电路，用于进行二进制数的加法运算。
加法器的核心是二进制累加器，可以将两个二进制数进行相加，并将结果以二进制形式输出。
2.半加器半加器是最基本的加法器，在实际电路中被广泛应用。
半加器可以对两个二进制位进行加法运算，并得出最低位的结果和进位信号。
半加器的电路图如下：半加器的真值表如下：|输入A|输入B|输出S|进位C||----|----|----|----|| 0 | 0 | 0 | 0 || 0 | 1 | 1 | 0 || 1 | 0 | 1 | 0 || 1 | 1 | 0 | 1 |4.四位全加器四位全加器可以对两个四位二进制数进行加法运算，其电路图如下：其中，Ci为上一位的进位信号，Si为本位的结果，CO为当前的进位信号。
三、实验器材101实验箱、数字电路板、八位拨动开关、VCC接口线、GND接口线、LED灯、7408四个与门芯片、7404六个反相器芯片、7483两个四位全加器芯片。
四、实验步骤1.搭建半加器电路将7408与门芯片的1、2、3、4引脚分别接入VCC电源，6、7、8、9引脚接入GND电源。
将输入的A、B二进制数接入7408与门芯片的1、2引脚，将输入的A、B二进制数经过反相器反向后接入7408与门芯片的3、4引脚，将输出的S、Cn+1接入LED灯，连接电路如下图所示：五、实验结果1.半加器和全加器电路测试结果：通过八位拨动开关分别输入二进制数11和10，经过半加器和全加器电路处理后，实验箱LED灯分别显示结果1和01，如下图所示：六、实验总结通过本次实验，我对加法器的基本原理有了更深层次的理解，并掌握了加法器的设计方法和加法器的应用。
在实验的过程中，我遇到了一些问题，在老师的指导下，通过反复尝试和理论分析，终于成功解决了问题，对自己的动手实验能力和实际问题的解决能力有了更进一步的提高。
计算机组成原理加法器实验
实验三带进位的算术运算实验
一、实验目的内容
1、掌握简单运算器的组成以及数据传送通路。
2、验证运算功能发生器（74HC181）的组合功能。
3、掌握用4位ALU芯片74HC181设计8位ALU方法(负逻辑)
二、实验原理
三、实验步骤
l、按图画出实验电路
2、根据74HC181的功能见S3 S2 S1 S0=1001，M=0，表中“A”和“B”分别表示参与运算的两个8位二进制数，
3、验证2片74HC181进行8位算术运算，观察运算器的输出，填入表1-2中，并和理论值进行比较、验证74HC181的功能。
(负逻辑)
四、实验结果
完成实验步骤，完成实表1－2,在显示结果后将指示灯显示的值与输入的数据进行比较；比较理论分析值与实验结果值；并对结果进行分析。
五、实验过程中出现的问题
六、实验收获和体会
七、实验思考题
1、实验电路中，如果将低4位的ALU芯片的输出脚CN+4与高4位ALU芯片的输入脚CN之间的连线去掉，将高4位ALU芯片的输入脚CN接地，表2-1中的输出F有变化吗？为什么？
2、如何用4位ALU芯片74LS181设计16位ALU?。
全加器及应用的实验原理
全加器及应用的实验原理1. 全加器的基本原理全加器是用来实现二进制数字相加的电路。
它接收两个输入信号A和B，以及一个进位信号Cin，输出一个和信号S和一个进位输出信号Cout。
1.1 全加器的真值表全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 11.2 全加器的逻辑电路图全加器的逻辑电路图如下所示：_______A ----| || |----- SB ----| Full || Adder |----- CoutCin ---| ||_______|2. 全加器的应用全加器是数字电路中非常重要的组件，它在多种数字电路中发挥着关键的作用。
以下是全加器的几个应用例子：2.1 加法器全加器可以用来构建加法器，实现多位二进制数字相加的功能。
多位加法器是将多个全加器串联起来的电路。
例如，一个4位加法器就需要四个全加器来完成。
2.2 二进制数减法器全加器也可以用于实现二进制数的减法。
减法器和加法器很相似，只是在输入信号上作了一些改变。
通过将被减数、减数和一个补码输入给减法器，可以实现减法运算。
2.3 乘法器全加器还可以用于构建乘法器。
乘法器是将多个加法器和逻辑门组合而成的电路，用来计算两个二进制数的乘积。
2.4 计数器计数器是一种电路，用于计数操作。
全加器可以被用来构建计数器电路，实现二进制计数功能。
3. 实验原理与步骤3.1 实验原理本实验通过使用全加器实现二进制数字相加的功能，展示全加器在数字电路中的应用。
实验中，我们将使用真值表和逻辑电路图来证明全加器的正确性。
3.2 实验步骤1.准备所需材料和工具，包括全加器芯片、电路板、电源以及逻辑电路图。
2.按照逻辑电路图，将全加器芯片正确连接到电路板上。
3.确保电源正常工作，并将其接入电路板。
4.根据真值表，依次输入不同的A、B和Cin的组合，并验证输出的S和Cout是否与真值表一致。
加法器及应用实验
2. 超前进位加法器
i i i i i i i -1 i -1 i -1 进位函数： G +PG +P P G +P CI i i i -1 i i -1 i -2 i -2 i -2 COi = Ai Bi +(Ai Bi )CIi … CIi =COi 1 +P P G ...+P P ...P G 若将AiBi定义为Gi，同 Gi +PG i i -1 i i -1 i -2 i i -1 1 0 时将Ai+Bi定义为Pi，则 + P P P ...P CI i i -1 i -2 1 0 COi表达式可改写成:
输出
Sn Cn
全加器的真值表、逻辑表达式
输 A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
入 CI 0 1 0 1 0 1 0 1
输 S 0 1 1 0 1 0 0 1
出 CO 0 0 0 1 0 1 1 1
S ABCI ABCI ABCI ABCI A B CI
74HC283(1)输出大于9时：
S3 1 1 1 1 1 1 S2 0 0 1 1 1 1 S1 1 1 0 0 1 1 S0 0 1 0 1 0 1
74HC283(1)输出大于15后: 故修正条件为:
C1o 1
Co C1o S3S2 S3S1 C1o S3S2 S3S1
二 进 制加法运算规则： 逢二进一
0+0=0
0+1=1
1+0=1
1+1=0 产生进位 1
加法器及其应用实验 加法器分类：一位加法器（半加器、全加器）；
03实验三 加法器的设计与应用
4位二进制加 数A 输入端
向高位片的 进位输出 本位和输出端 相加结果读数为 C0S3S2S1S0
4位二进制加 数B 输入端 低位片进位输入端
74LS283逻辑符号
四、实验内容及步骤
1.用基本门电路实现全加器电路。
解：①逻辑抽象 输入变量： 被加数为A，加数为B 由低位来的进位为Ci 输出变量： 相加后本位和为S 往高位的进位为Co
i i
1
1
BCi A 00 01 0 1 1
11 1
1
10
1
Co A BC i A B C i AB C i ABC ( A B ) C i AB ( A B ) C i AB
四、实验内容及步骤
③逻辑电路图
用一片74LS00和一片74LS86即可实现。
四、实验内容及步骤
如：
要考虑低位 来的进位
0 0 0 1
全加器实现
+ 0 0 1 1
进位
1 1 01 0 0
不考虑低位 来的进位
半加器实现
三、实验原理
多个一位全加器进行级联可以得到多位全加器。 74ls283是采用快速进位的四位二进制全加器.与之 类似的还有 74ls83等。
83管脚图
三、实验原理
A4 A3 A2 A1 B4 B3 B2 B1 CI ∑ CO S4 S3 S2 S1 S4 S3 S2 S1
END
兰州交通大学 国家级电工电子实验教学示范中心
真值表
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
Ci 0 1 0 1 0 1 0 1
S 0 1 1 0 1 0 0 1
Co 0 0 0 1 0 1 1 1