实验六：加法器的使用
实验六 8位全加器的设计
实验六8位全加器的设计实验报告一、实验要求1、GW48实验箱；2、用原理图输入方式设计8位全加器，并进行编译、仿真、下载；3、总结实验步骤和实验结果。
二、实验内容1、本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图所示2、完成4位全加器ADDER4B的设计，并将此全加器电路设置成一个硬件符号入库。
建立一个更高的原理图设计层次，可以取名为ADDER8B。
利用以上获得的4位全加器构成8位全加器，并完成编译，仿真和硬件测试。
3、硬件逻辑验证：选择实验电路结构图NO.1和上图确定引脚的锁定。
如可取实验电路结构图的PIO3~PIO0接A[3..0]，PIO7~PIO4接A[7..4]，PIO11~PIO8接B[3..0]，PIO15~PIO12接B[7..4]，PIO49接CIN。
此加法器的被加数A和加数B分别由键2与键1、键4与键3输入，加法器的最低位进位CIN由键8输入，计算和S将分别通过PIO23~PIO20,PIO19~PIO16输出并显示于数码管6（高四位）和数码管5（低四位），溢出进位COUT由PIO39输出，当有进位时，结果显示于发光管D8上。
参考源程序：4位二进制并行加法器的源程序ADDER4Bmodule ADDER4B(A,B,CIN,S,CONT);output [3:0]S;output CONT;input [3:0]A,B;input CIN;assign {CONT, S}=A+B+CIN;endmodule三、实验步骤1、创建文件Max-plus->text editor源代码2、创建缺省符号（Creat Default Symbol）然后添加到框图中：3、连线并标注接口4、编译5、仿真6、下载1）引脚锁定2）开始下载四、实验结果选择实验电路结构图NO.1，此加法器的被加数A和加数B分别由键2与键1、键4与键3输入，加法器的最低位进位CIN由键8输入，当有进位时，结果显示于发光管D8上。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。
本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。
实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。
通过对二进制数的逐位相加，我们可以得到正确的结果。
首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。
最后，将得到的结果输出。
实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。
数字比较器可以比较两个数字的大小，并输出比较结果。
通过使用数字比较器，我们可以实现各种判断和选择的功能。
比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。
实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。
通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。
比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。
实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。
时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。
比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。
实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。
状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。
状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。
实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。
通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。
全加器应用实验报告
一、实验目的1. 理解全加器的逻辑功能和工作原理。
2. 掌握全加器的组成和电路结构。
3. 学习全加器在实际电路中的应用。
4. 培养动手实践能力和分析问题、解决问题的能力。
二、实验原理全加器是一种能够实现二进制加法运算的数字电路，它由半加器和与门组成。
全加器有三个输入端：两个加数输入端A和B，以及一个进位输入端Cin；三个输出端：进位输出端Cout，和输出端Sum，以及一个进位输入端Cin。
全加器的逻辑功能如下：- 当Cin为0时，全加器相当于一个半加器，即A和B相加，进位输出Cout为0，和输出Sum为A+B。
- 当Cin为1时，全加器将A、B和Cin相加，进位输出Cout为1，和输出Sum为A+B+Cin。
三、实验仪器与设备1. 数字电路实验箱2. 集成芯片（如74LS00、74LS86等）3. 导线4. 逻辑分析仪或示波器5. 实验指导书四、实验步骤1. 搭建全加器电路(1) 使用74LS86芯片搭建半加器电路，连接A、B和Sum端。
(2) 使用74LS00芯片搭建与门电路，连接Sum和Cin端，输出为Cout。
(3) 将半加器和与门电路连接起来，形成全加器电路。
2. 验证全加器功能(1) 将A、B和Cin端分别接入逻辑电平开关。
(2) 通过逻辑电平开关改变A、B和Cin端的电平，观察Cout和Sum端的输出。
(3) 将实验结果与理论计算结果进行对比，验证全加器的功能。
3. 全加器在实际电路中的应用(1) 使用全加器搭建一个4位加法器电路。
(2) 将A、B和Cin端分别接入4位二进制数输入端。
(3) 观察Cout和Sum端的输出，验证4位加法器电路的功能。
五、实验结果与分析1. 全加器功能验证通过实验验证，全加器能够实现二进制加法运算，其逻辑功能与理论计算结果一致。
2. 全加器在实际电路中的应用通过实验验证，全加器可以应用于4位加法器电路，实现多位二进制数的加法运算。
六、实验总结1. 全加器是一种能够实现二进制加法运算的数字电路，具有广泛的应用。
实验六集成组合逻辑电路的分析与设计实验（数字）
实验六集成组合逻辑电路的分析与设计实验（数字）基本要求：１．掌握集成数据选择器７４ＨＣ１５１、加法器７４ＨＣ２８３、数值比较器７４ＨＣ８５的性能及使用方法；２．掌握集成编码器７４ＨＣ１４８译码器７４ＨＣ４７和七段数码显示管的性能及使用方法；３．掌握用ＭＳＩ中规模集成器件设计简单组合逻辑电路的方法，用实验验证所设计电路的功能；提高要求：４．学习用ＭＳＩ中规模集成器件设计具有实际应用的小型综合组合逻辑电路的方法，用实验验证所设计电路的功能。
基本内容：１．用与非门７４ＬＳ００和７４ＬＳ２０设计一个三人表决电路。
赞同的人数占多数时，表决通过。
用拨码开关作输入，用发光二极管ＬＥＤ显示输出。
２．用加法器７４ＨＣ２８３、非门７４ＬＳ０４实现两个四位二进制数的减法运算。
用拨码开关或直接接地与接＋５Ｖ电源作输入，用发光二极管ＬＥＤ显示输出和借位信号。
３．呼叫系统设计实验设计一个６个用户的呼叫控制系统，１＃的优先级别最高，６＃最低；有人呼叫时，用数码管显示其呼叫号码，并用蜂鸣报警提示；每人呼叫时，数码管不显示，且不蜂鸣报警；同时多人呼叫时，显示优先级别最高的呼叫号码。
选择器件，设计逻辑电路，用实物实验验证。
选做内容：１．某工厂有三个车间Ａ、Ｂ、Ｃ，有一个自备电站，站内有二台发电机Ｍ和Ｎ，Ｎ的发电能力是Ｍ的两倍，如果一个车间开工，启动Ｍ就可以满足要求；如果两个车间开工，启动Ｎ就可以满足要求；如果三个车间同时开工，同时启动Ｍ、Ｎ才能满足要求。
试用异或门（７４ＬＳ８６）和与非门（７４ＬＳ００）设计一个控制电路，因车间的开工情况来控制Ｍ和Ｎ的启动。
（Ｂ级）２．用译码器７４ＨＣ１３８和多路数据选择器７４ＨＣ１５１设计一个信息的并行—串行—并行传送电路。
原理图如图所示。
（Ｂ级）用拨码开关作地址输入和对应的数据输入，输出的八个ＬＥＤ发光，且对应输出的ＬＥＤ显示输入的高低电平。
要求陈述对数据传输的过程。
３．用74HC85设计一个4位电子锁电路，并测试其功能。
加法器实训实验报告
一、实验目的1. 理解加法器的基本原理和结构。
2. 掌握加法器的使用方法和调试技巧。
3. 通过实际操作，加深对数字电路基础知识的理解。
二、实验器材1. 实验箱2. 加法器芯片（如741）3. 逻辑分析仪4. 万用表5. 连接线6. 电源三、实验原理加法器是一种基本的数字电路，用于实现两个或多个数字的加法运算。
本实验以半加器和全加器为基础，通过级联实现多位数的加法运算。
1. 半加器：完成两个一位二进制数相加，并产生和与进位。
2. 全加器：在半加器的基础上增加一个进位输入端，实现多位数的加法运算。
四、实验步骤1. 搭建电路：- 将加法器芯片插入实验箱的相应位置。
- 根据实验要求，连接输入端、输出端和电源。
- 使用逻辑分析仪观察输入信号和输出信号。
2. 半加器测试：- 将两个一位二进制数输入到半加器的两个输入端。
- 观察逻辑分析仪的输出，验证半加器的功能。
3. 全加器测试：- 将两个一位二进制数和一个进位信号输入到全加器的三个输入端。
- 观察逻辑分析仪的输出，验证全加器的功能。
4. 多位数加法测试：- 将多位二进制数输入到全加器的相应输入端。
- 观察逻辑分析仪的输出，验证多位数的加法运算。
5. 实验结果分析：- 对比理论计算结果和实验结果，分析实验误差原因。
五、实验结果与分析1. 半加器测试：- 输入：A=0, B=0- 输出：和=0，进位=0- 输入：A=1, B=0- 输出：和=1，进位=0- 输入：A=0, B=1- 输出：和=1，进位=0- 输入：A=1, B=1- 输出：和=0，进位=12. 全加器测试：- 输入：A=0, B=0, 进位=0- 输出：和=0，进位=0- 输入：A=1, B=0, 进位=0- 输出：和=1，进位=0- 输入：A=0, B=1, 进位=0- 输出：和=1，进位=0- 输入：A=1, B=1, 进位=0- 输出：和=0，进位=13. 多位数加法测试：- 输入：A=1010，B=1101，进位=0- 输出：和=10111，进位=1实验结果表明，加法器能够实现预期的功能，实验结果与理论计算基本一致。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告一、引言在数字电路的学习中，加法器是一个非常重要的基础电路。
本次实验旨在通过设计和实现四位加法器，加深对数字电路原理的理解，并掌握加法器的设计方法和实现过程。
二、实验目的1. 理解加法器的原理和工作方式；2. 掌握加法器的设计方法和实现过程；3. 学会使用逻辑门电路和触发器构建加法器；4. 验证加法器的正确性和稳定性。
三、实验原理1. 半加器半加器是最基本的加法器，用于实现两个一位二进制数的相加。
其逻辑电路如下：（插入半加器电路图）2. 全加器全加器是由两个半加器和一个或门构成，用于实现三个一位二进制数的相加。
其逻辑电路如下：（插入全加器电路图）3. 四位加法器四位加法器是由四个全加器和一些其他逻辑门组成，用于实现四个四位二进制数的相加。
其逻辑电路如下：（插入四位加法器电路图）四、实验步骤1. 按照电路图连接逻辑门和触发器，搭建四位加法器电路；2. 使用开关设置输入数据，观察输出结果；3. 验证加法器的正确性，将不同的输入数据相加，并手动计算结果进行对比；4. 测试加法器的稳定性，观察输出结果是否随着时间稳定。
五、实验结果与分析通过实验，我们成功搭建了四位加法器电路，并进行了多组数据的测试。
实验结果表明，加法器能够正确地进行四个四位二进制数的相加，并输出正确的结果。
同时，实验中观察到输出结果在一段时间后稳定下来，验证了加法器的稳定性。
六、实验总结本次实验通过设计和实现四位加法器，加深了对数字电路原理的理解，并掌握了加法器的设计方法和实现过程。
通过实验验证了加法器的正确性和稳定性，提高了实际操作能力和解决问题的能力。
同时，实验中还发现了一些问题，比如电路连接错误、输入数据设置错误等，这些问题在实验中及时发现和解决，也对实验结果的准确性起到了保障作用。
在今后的学习中，我们将进一步深入研究数字电路的原理和应用，不断提高自己的实验技能和创新能力。
希望通过这次实验，能够为我们的学习和未来的工作打下坚实的基础。
实验六：半加减器、全加减器及其应用(tian)
数字电路实验报告姓名：田佳禾班级： 09011101学号： 2011302068实验六：半加减器、全加减器及其应用一、实验目的（1）掌握双进位全加器74LS183和四位二进制超前进位全加器的74LS283逻辑功能。
（2）熟悉集成加法器的使用方法。
（3）了解算术运算电路的结构。
二、实验设备（1）数字电路实验箱（2）数字万用表（3）74LS138（4）74SLS00（5）若干连接线三、实验原理1、半加/半减器原理两个二进制数相加/减，能实现半加/半减。
实现半加操作的电路叫做半加器。
如果用A表示被加数，B表示加数，S表示半加和，C表示向高位的进/借位，M为控制端，当M为1时是半减器，M为0时是半加器。
表1是半加/减器的真值表。
表 1根据真值表，可得到逻辑函数S 的卡诺图如下：AB 00 01 11 10 M 01B A B A B A S ⊕=+=同理可得逻辑函数C 的卡诺图AB 00 01 11 10()()MABM===+A+C⊕MBBMAAMBA2、全加/全减器原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。
如果用Ai、Bi分别表示A、B的第i位，Ci-1表示为相邻低位来的进位数，Si表示为本位和数（称为全加和），Ci表示为向相邻高位的进位数。
则根据全加运算规则可列出全加器的真值表；同理，全减器真值表也可列出。
如表2（M为1表示全减，M为0表示全加）。
表2 根据真值表。
列出函数S的卡诺图：MA 00 01 11 10 BC 00011110CBAABCCBACBAS+++=()()CBABACBAC⊕⊕=⊕+⊕=同理可得C的卡诺图为MA 00 01 11 10 BC 00 01 11 10B A M AB MC A M AC M BC C ++++=()()()()A M C B BC C A M B A M C BC ⊕++=⊕+⊕+=()()()()A M C B BC C A M C B BC ⊕⊕∙=⊕⊕+=四、实验内容1、用74LS00和74LS86实现半加/减器（1）由实验原理知半加/减器中B A B A B A S ⊕=+=， ()()M A B M A M A B BM A M AB C ⊕=+=+= （2）实验电路图如下（3）开关A 、B 、M 接高电平对应真值表中的“1”，接地对应真值表中的“0”，灯S 、C 亮对应真值表中的“1”，不亮对应真值表中的“0”，检验实验电路是否能完成半加/减器的功能。
实验06八位硬件加法器
实验六8位硬件加法器一. 实验目的1. 掌握QuartusII的硬件描述语言设计方法2. 了解同步计数器的原理及应用3. 设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器二. 准备知识1. 串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。
例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如图6.1所示：图6.1 串行进位加法器由图6.1可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。
这种加法器的逻辑电路比较简单，但它的运算速度不高。
为克服这一缺点，可以采用超前进位等方式。
2. 超前进位加法器对于一个加法器来说，它是一个纯组合电路。
也就是它的输出在输入出现的时刻就已经确定了，包括它的和和进位值，是输入的组合逻辑。
换而言之，只要知道输入，在不算出和的情况下也可以得到进位值，该值仅为输入的组合逻辑，以这样的一种思路设计的叫超前进位加法器。
而所谓串行进位加法器，就是必须算得低位加法的值后才可以继续计算高位值，如图6.1所示的电路，引用了一位全加器构成了四位全加器。
在硬件实现上，在4倍的单个全加器延时时间内它的输出都是不准确的，必须经过4倍的单个全加器延时时间才能得到准确值。
如果是16位或32位的加法器，延时是不可容忍的。
因此一般来说是直接利用输入组合逻辑方式同时决定结果的每一位和输出进位来实现的加法器，为超前进位加法器，相比与串行加法大大减低了多位加法所需要的延迟。
由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。
现在介绍超前进位的概念。
根据全加器的功能，可列出它的真值表：表6.1 全加器真值表由全加器的真值表可得Si 和Ci 的逻辑表达式：1111111i i i i i i i i i i i i i i i i i i i i i i S A B C A B C A B C A B C A B C A B C A B C -------=+++=⊕+⊕=⊕⊕ （6.1）11111i i i i i i i i i i i i i i i i i i C A B C A B C A B C A B C A B A B C -----=+++=+⊕ （6.2）定义两个中间变量Gi 和Pi ：i i i i i iG A B P A B ==⊕ （6.3）当Ai ＝Bi ＝1时，Gi ＝1，由Ci 的表达式可得Ci ＝1，即产生进位，所以Gi 称为产生量变 。
基本逻辑门电路实验原理
基本逻辑门电路实验原理基本逻辑门电路是数字电子电路中的核心组成部分，用于处理和控制数字信号。
它由逻辑门，即与门、或门和非门组成，通过这些门的组合和连接，可以实现诸如加法器、缓冲器、触发器、计数器等功能。
在这篇文章中，我们将介绍基本逻辑门电路的实验原理与相关知识。
一、基本逻辑门的分类1.与门（AND gate）：具有两个或多个输入端和一个输出端。
当所有输入端同时为高电平时，输出为高电平；否则输出为低电平。
2.或门（OR gate）：具有两个或多个输入端和一个输出端。
当任意一个或多个输入端为高电平时，输出为高电平；只有当所有输入端都为低电平时，输出才为低电平。
3.非门（NOT gate）：具有一个输入端和一个输出端。
当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
二、基本逻辑门电路的实验原理在基本逻辑门电路实验中，最常见的就是使用集成电路来实现逻辑门。
集成电路是在单个芯片上集成了多个逻辑门电路的一种电子器件。
在实验中，我们可以使用逻辑门集成电路来实现基本逻辑门电路。
1.与门电路实验原理与门电路有多种实现方式，其中一个常见的实现方式是使用与门集成电路，如74LS08。
74LS08集成电路具有四个2输入与门，每个与门有两个输入端和一个输出端。
在与门电路中，当所有输入端都为高电平时，与门的输出才为高电平；否则输出为低电平。
因此，我们可以使用与门电路来实现与运算。
例如，通过连接两个开关到与门的两个输入端，我们可以控制该与门的输出。
2.或门电路实验原理或门电路的实验原理与与门类似。
使用或门集成电路，如74LS32，可以实现或门电路。
74LS32集成电路具有四个2输入或门。
在或门电路中，当任意一个或多个输入端为高电平时，或门的输出为高电平；只有当所有输入端都为低电平时，输出为低电平。
因此，我们可以使用或门电路来实现或运算。
例如，通过连接两个开关到或门的两个输入端，我们可以控制该或门的输出。
3.非门电路实验原理非门电路的实验原理比较简单。
计算机组成原理加法器实验实训报告
计算机组成原理加法器实验实训报告一、实验目的本次实验旨在通过实际操作加法器电路，加深对计算机组成原理中加法器的理解，掌握加法器的工作原理和实验操作技能。
二、实验内容1. 搭建基本加法器电路2. 进行加法器实验3. 分析实验结果并撰写实验报告三、实验器材和工具1. 电路实验箱2. 电源3. 电路连接线4. 示波器5. 多用途数字实验仪6. 逻辑门集成电路四、实验步骤1. 搭建基本加法器电路1) 将逻辑门集成电路插入电路实验箱中2) 连接逻辑门的输入端和输出端3) 接入电源并进行必要的调试2. 进行加法器实验1) 输入两个二进制数，并将其连接到逻辑门输入端2) 观察输出端的变化3) 调节输入信号，验证加法器的正确性和稳定性3. 分析实验结果1) 记录实验数据2) 分析实验结果，对比理论值和实际值的差异3) 总结实验中的经验和问题，并提出改进建议五、实验数据1. 输入数据：A = 1010B = 11012. 输出数据：Sum = xxxCarryout = 1六、实验结果分析通过实验，我们成功搭建了基本加法器电路，并进行了加法器实验。
实验结果表明，加法器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
通过比对理论值和实际值，我们发现存在一定的偏差，可能是由于电路连接不良或逻辑门延迟等因素导致。
在今后的实验中，我们需要注意电路连接质量和信号延迟，以提高实验结果的准确性和稳定性。
七、实验总结通过本次加法器实验，我们加深了对计算机组成原理中加法器的理解，掌握了基本的加法器实验操作技能。
我们也发现了一些问题并提出了改进建议。
在今后的学习和实验中，我们将继续加强对计算机组成原理的学习，不断提升实验操作能力，为今后的科研工作和实际应用打下坚实的基础。
八、参考资料1. 《计算机组成原理》（第五版），唐朔飞，张善民，电子工业出版社2. 《数字逻辑与计算机设计》（第三版），David M. Harris，Sarah L. Harris，清华大学出版社以上是本次计算机组成原理加法器实验实训报告的全部内容，谢谢阅读。
基本运算器实验实验报告
基本运算器实验实验报告一、实验目的本次基本运算器实验的主要目的是深入理解计算机中基本运算的原理和实现方式，通过实际搭建和测试运算器电路，掌握加法、减法、乘法和除法等基本运算的逻辑实现，以及运算过程中的进位、借位和溢出等概念。
同时，通过实验培养我们的动手能力、逻辑思维能力和问题解决能力，为进一步学习计算机组成原理和数字电路等相关课程打下坚实的基础。
二、实验设备与环境1、实验设备数字电路实验箱示波器逻辑分析仪万用表2、实验环境实验室提供稳定的电源和良好的通风条件。
三、实验原理1、加法器半加器：只考虑两个一位二进制数相加，不考虑低位进位的加法电路。
其逻辑表达式为：和＝ A ⊕ B，进位＝ A ∧ B。
全加器：考虑两个一位二进制数相加以及低位进位的加法电路。
其逻辑表达式为：和＝ A ⊕ B ⊕ C_in，进位＝（A ∧ B) ∨（A ∧C_in) ∨（B ∧ C_in)。
多位加法器：通过将多个全加器级联可以实现多位二进制数的加法运算。
2、减法器利用补码原理实现减法运算。
将减数取反加 1 得到其补码，然后与被减数相加，结果即为减法的结果。
3、乘法器移位相加乘法器：通过将被乘数逐位与乘数相乘，并根据乘数对应位的值进行移位相加，得到乘法结果。
4、除法器恢复余数法除法器：通过不断试商、减去除数、恢复余数等操作，逐步得到商和余数。
四、实验内容与步骤1、加法器实验按照实验原理图，在数字电路实验箱上连接全加器电路。
输入不同的两位二进制数 A 和 B 以及低位进位 C_in，观察输出的和 S 和进位 C_out。
使用示波器和逻辑分析仪监测输入和输出信号的波形，验证加法器的功能。
2、减法器实验按照补码原理，设计减法器电路。
输入被减数和减数，观察输出的差和借位标志。
使用万用表测量相关节点的电压，验证减法器的正确性。
3、乘法器实验搭建移位相加乘法器电路。
输入两位二进制被乘数和乘数，观察输出的乘积。
通过逻辑分析仪分析乘法运算过程中的信号变化。
基本运算电路实验报告
基本运算电路实验报告基本运算电路实验报告一、引言在现代电子技术领域中，基本运算电路是非常重要的组成部分。
它们能够执行加法、减法、乘法和除法等基本运算，为计算机和其他电子设备提供了强大的计算能力。
本实验旨在通过搭建基本运算电路并进行实验验证，加深对其原理和应用的理解。
二、实验目的1. 掌握基本运算电路的搭建方法；2. 验证基本运算电路的功能；3. 分析基本运算电路的特点和应用。
三、实验器材与原理1. 实验器材：电路板、电源、电阻、电容、运算放大器等；2. 实验原理：基本运算电路由运算放大器、电阻和电容等元件组成。
通过运算放大器的放大作用，输入信号经过电阻和电容的处理，实现加法、减法、乘法或除法运算。
四、实验步骤1. 搭建加法器电路：将两个输入信号分别连接到运算放大器的两个输入端，通过合适的电阻网络将两个输入信号相加，输出信号连接到运算放大器的输出端。
2. 搭建减法器电路：将两个输入信号分别连接到运算放大器的两个输入端，通过合适的电阻网络将一个输入信号与另一个输入信号取反相加，输出信号连接到运算放大器的输出端。
3. 搭建乘法器电路：将两个输入信号分别连接到运算放大器的两个输入端，一个输入信号经过电阻网络到运算放大器的反馈端，另一个输入信号经过电阻网络到运算放大器的非反馈端，输出信号连接到运算放大器的输出端。
4. 搭建除法器电路：将两个输入信号分别连接到运算放大器的两个输入端，一个输入信号经过电阻网络到运算放大器的反馈端，另一个输入信号经过电阻网络到运算放大器的非反馈端，输出信号连接到运算放大器的输出端。
五、实验结果与分析1. 加法器电路实验结果：通过输入不同的信号，观察输出信号的变化。
实验结果表明，加法器电路能够将两个输入信号相加，并输出它们的和。
2. 减法器电路实验结果：通过输入不同的信号，观察输出信号的变化。
实验结果表明，减法器电路能够将两个输入信号相减，并输出它们的差。
3. 乘法器电路实验结果：通过输入不同的信号，观察输出信号的变化。
加法器实验报告
加法器实验报告加法器实验报告一、实验背景加法器是计算机中最基础的逻辑电路之一，它的主要作用是将两个二进制数进行加法运算，并输出一个二进制数作为结果。
在计算机中，加法器的存在极为重要，因为它是所有计算的起点。
二、实验目的本实验的主要目的是通过制作加法器电路，掌握加法器的基本原理和操作方法。
通过实验，我们可以深入了解加法器的实现原理，在实践中体验二进制数的加法运算及其结果。
三、实验器材本次实验所需的器材如下：1.电路板2.电源线3.开关4.三枚LED灯5.四个按键6.电阻7.逻辑门SN74008.引线等四、实验步骤1.将电路板和电源线取出并清洗干净。
2.将电阻固定在电路板上。
3.将逻辑门SN7400安装到电路板上，并连接引线。
4.安装开关、LED灯和按键。
5.进行电路连接，注意避免短路和错接。
6.检查出错情况，重新调整电路连接。
7.开启电源并进行测试。
五、实验结果经过多次调整，我们成功地制作出了加法器电路，并进行了测试。
实验的结果显示：当我们同时按下两个按键时，相应的LED灯会点亮，从而输出结果。
六、实验误差及分析在实验过程中，我们发现有时LED灯不能很好地显示结果，这可能是由于电路连接不良或电阻的阻值不准确造成的。
在检查出错情况时，我们需要细心认真，尤其是对于电路连接的质量非常重要。
七、实验心得通过本次实验，我们深入了解了加法器的基本原理和操作方法。
同时，我们也掌握了电路连接和调试的技巧，认识到了实验中心细节的重要性。
通过实践，我们加深了对计算机逻辑电路的理解和应用，也提升了我们的创新能力和动手实践能力。
总之，本次实验让我们得到了很大的收获，不仅增强了我们对计算机逻辑电路的认识，也提高了我们的实验技能和科学素质。
我们相信，在今后的学习和实践中，这次实验的经验和教训将对我们有很大的帮助。
计算机组成原理加法器实验
实验三带进位的算术运算实验
一、实验目的内容
1、掌握简单运算器的组成以及数据传送通路。
2、验证运算功能发生器（74HC181）的组合功能。
3、掌握用4位ALU芯片74HC181设计8位ALU方法(负逻辑)
二、实验原理
三、实验步骤
l、按图画出实验电路
2、根据74HC181的功能见S3 S2 S1 S0=1001，M=0，表中“A”和“B”分别表示参与运算的两个8位二进制数，
3、验证2片74HC181进行8位算术运算，观察运算器的输出，填入表1-2中，并和理论值进行比较、验证74HC181的功能。
(负逻辑)
四、实验结果
完成实验步骤，完成实表1－2,在显示结果后将指示灯显示的值与输入的数据进行比较；比较理论分析值与实验结果值；并对结果进行分析。
五、实验过程中出现的问题
六、实验收获和体会
七、实验思考题
1、实验电路中，如果将低4位的ALU芯片的输出脚CN+4与高4位ALU芯片的输入脚CN之间的连线去掉，将高4位ALU芯片的输入脚CN接地，表2-1中的输出F有变化吗？为什么？
2、如何用4位ALU芯片74LS181设计16位ALU?。
加法器电路原理
加法器电路原理加法器电路是数字电子技术中常见的一种电路，它可以将多个输入信号相加，并输出它们的和。
在数字系统中，加法器电路是非常基础且重要的一部分，它广泛应用于计算机、通信系统、数字信号处理等领域。
本文将介绍加法器电路的原理及其实现方法。
加法器电路的原理基于二进制加法运算。
在二进制系统中，加法器电路可以将两个二进制数相加得到它们的和，并且可以处理进位的情况。
在实际的数字电路中，加法器电路通常由多个逻辑门组成，包括与门、或门、异或门等。
通过这些逻辑门的组合，可以实现不同位数的加法运算。
一般来说，加法器电路可以分为半加器和全加器两种。
半加器用于处理两个单独位的加法运算，它可以得到两个输入位的和以及进位输出。
而全加器则可以处理三个输入位的加法运算，包括两个输入位和一个来自上一位的进位，它可以得到三个输入位的和以及进位输出。
通过多个全加器的级联，可以实现多位数的加法运算。
在实际的电路设计中，加法器电路的实现方式多种多样。
最常见的是采用逻辑门的组合来实现加法器电路，例如使用异或门来实现不带进位的加法运算，再结合与门来处理进位的情况。
此外，还可以使用集成电路芯片或者可编程逻辑器件来实现加法器电路，这样可以提高电路的集成度和性能。
除了基本的加法器电路外，还可以通过增加控制信号或者引入特定的逻辑结构来实现更复杂的加法器电路。
例如，可以设计带有溢出检测功能的加法器电路，以便在加法运算溢出时给出相应的标志信号。
此外，还可以设计带有输入输出端口的加法器电路，以实现与其他模块的接口和数据交换。
总之，加法器电路是数字电子技术中非常重要的一部分，它可以实现数字系统中的加法运算，并且具有广泛的应用。
通过深入理解加法器电路的原理及其实现方法，可以更好地应用它们于实际的数字系统中，从而提高系统的性能和可靠性。
希望本文能够对读者对加法器电路有所帮助，并且能够在实际应用中发挥作用。
实验六 半加器和全加器实验
实验六半加器和全加器实验一、实验概述本实验是通过使用74LS00和74LS86来验证半加器和全加器的功能。
二、实验目的1、掌握半加器的工作原理及电路组成2、掌握全加器的工作原理及电路组成3、学习及掌握组合逻辑电路的设计、调试方法三、实验预习要求1、查出74LS86、74LS00芯片的引脚图及其各引脚功能2、推导由与非门构成半加器、全加器的逻辑表达式3、按实验内容要求设计半加器、全加器的实验线路图四、实验原理1、半加器两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
表6.4-1是半加器的真值表，图6.4-1为半加器的符号，A表示加数；B表示被加数；S表示半加和；C表示向高位的进位。
A图6.4-1 表6.4-1从二进制数加法的角度看，真值表中只考了两个加数本身，没有考虑低位来的进位，这就是半加器一词的由来。
由真值表可得半加器逻辑表达式2、全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。
图6.4-2是全加器的符合，如果用Ai 、Bi 表示A 、B 两个数的第i 位，Ci-1表示为相邻低位来的进位数，Si 表示为本位和数（称为全加和），Ci 表示为向相邻高位的进位数，则根据全加运算规则可列出全加器的真值表如表6.4-2。
图6.4-2表6.4-2利用图形法可以很容易地求出S 、C 的简化函数表达式。
五、 Proteus 使用的元器件1. LOGICPROBE(BIG) //逻辑探头（大）。
2. LOGICSTATE //逻辑状态输入。
AB C B A B A B A S =⊕=+=A B C 1-⊕⊕=i i i i C B A S ii i i i i B A C B A C +⊕=-1)(3.74LS86 //四2输入异或门。
4.74LS00 //2输入4与非门。
六、实验要求1、半加器控制半加器的A、B端的电平，观察Y、Z的结果是否跟真值表一样。
2、全加器控制全加器的Ai、Bi和Ci-1端的电平，观察Si、Ci的结果是否跟真值表一样。
加法器实验实训报告
加法器实验实训报告引言：本次实验旨在设计和构建一个加法器电路，实现两个二进制数的相加操作。
加法器是计算机中最基本的逻辑电路之一，其功能对于计算机的运算和逻辑处理至关重要。
通过本次实验，我们将掌握加法器的原理和实现方法，并通过实际搭建电路进行验证。
一、实验目的本次实验的主要目的是：1.了解加法器的基本原理和工作方式；2.学习二进制数的相加操作；3.掌握加法器电路的设计和构建方法；4.通过实际搭建电路，验证加法器的正确性。
二、实验原理加法器是一种基于二进制数的逻辑电路，用于将两个二进制数相加并输出结果。
常见的加法器有半加器、全加器和多位加法器等。
本次实验我们将使用全加器来实现两个二进制数的相加。
全加器的输入包括两个待相加的二进制数和一个进位信号（前一位相加的进位），输出为相加结果和进位信号。
全加器的逻辑电路可通过逻辑门的组合实现。
三、实验步骤1.根据实验要求，确定加法器的位数并设计电路结构；2.根据设计的电路结构，确定所需的逻辑门类型和数量；3.根据逻辑门的真值表，确定逻辑门的输入输出关系；4.根据逻辑门的输入输出关系，设计逻辑门的电路图；5.根据设计的逻辑门电路图，搭建实验电路；6.验证电路的正确性，通过输入不同的二进制数进行相加操作，并观察输出结果是否符合预期；7.根据实验结果，总结加法器的工作原理和特点。
四、实验结果与分析通过实验，我们成功地设计并构建了一个加法器电路，并通过输入不同的二进制数进行相加操作。
实验结果表明，加法器能够正确地完成二进制数的相加，输出结果与预期一致。
五、实验总结本次实验通过设计和构建加法器电路，加深了我们对加法器原理和工作方式的理解。
通过实际操作，我们掌握了加法器电路的设计和构建方法，并验证了其正确性。
加法器作为计算机中最基本的逻辑电路之一，其重要性不言而喻。
通过本次实验，我们进一步认识到了加法器在计算机运算和逻辑处理中的重要作用。
六、实验心得通过本次实验，我深刻体会到了电路设计和构建的重要性。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告引言：在现代科技高速发展的时代，计算机已经成为人们生活中不可或缺的一部分。
而计算机的核心部件之一就是加法器。
加法器是计算机中用于实现加法运算的电子电路，其功能是将两个二进制数相加并输出结果。
本实验旨在通过搭建四位加法器电路，深入了解加法器的工作原理和实现方式。
一、实验目的通过本实验，我们的目的是掌握四位加法器的原理和工作方式，了解二进制数的加法运算规则，并通过实际搭建电路进行验证。
二、实验材料1. 电路板2. 电子元件：电阻、电容、晶体管等3. 电源线、导线4. 示波器、万用表等实验仪器三、实验步骤1. 搭建四位加法器电路根据实验原理，我们需要使用多个晶体管、电阻和电容等元件来搭建四位加法器电路。
首先，将电路板连接好电源线和导线，并按照电路图的要求依次连接各个元件。
确保连接正确无误后，进行下一步操作。
2. 进行加法运算在搭建好四位加法器电路后，我们可以通过输入两个二进制数并观察输出结果来进行加法运算。
将需要相加的两个二进制数输入到电路中，然后观察输出端的显示结果。
通过比对输入和输出的二进制数，可以验证加法器电路的正确性。
3. 测试电路的稳定性和可靠性在进行加法运算的过程中，我们还需要测试电路的稳定性和可靠性。
通过不断输入不同的二进制数并观察输出结果，可以检验电路在不同情况下的工作状况。
同时，还可以通过示波器等实验仪器对电路的波形进行观察和分析，进一步验证电路的性能。
四、实验结果与分析通过实验，我们成功地搭建了四位加法器电路，并进行了加法运算测试。
实验结果显示，电路能够正确地将输入的二进制数相加，并输出相应的结果。
同时，在测试电路的稳定性和可靠性时，电路表现出了较好的工作状态，波形稳定且无明显干扰。
五、实验总结通过本次实验，我们深入了解了四位加法器的工作原理和实现方式，并通过实际搭建电路进行了验证。
实验结果表明，四位加法器电路能够准确地进行二进制数的加法运算，并具备较好的稳定性和可靠性。
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实验六：加法器的使用
1．实验目的
1) 熟悉加法器的工作原理与逻辑功能；
2) 掌握加法器的使用。
2．理论准备
1）二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件，按其进位方式的不同可分为串行进位和超前进位二进制并行加法器；
2）串行进位二进制并行加法器是由全加器级联而成的。
其特点是：被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。
由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。
显然，这种加法器运算速度较慢，而且位数越多，速度就越低；
3）为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。
根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。
超前进位4位二进制并行加法器有74283。
3．实验内容
用4位并行加法器(74283)设计一个可以做加法和减法的电路。
当控制信号M=0时，将两个无符号的4位二进制数相加，当M=1时它将两个无符号数相减。
4．设计过程
1）输入：a[4..1]为被加数（或被减数，b[4..1]为加数（或减数），a[4..1]和b[4..1]为4位二进制数，控制信号M，当M=0时，电路实现加法运算，即执行a[4..1]+b[4..1]，当M=1时，电路实现减法运算，即执行a[4..1]-b[4..1]。
减法采用补码运算。
2）用一个4位二进制并行加法器（74283）和4个异或门实现上述逻辑功能。
将4位二进制a[4..1]直接加到并行加法器的A4、A3、A2和A1输入端，4位二进制b[4..1]通过异或门加到并行加法器的B4、B3、B2和B1输入端，并将功能变量M作为异或门的另一个输入且同时加到并行加法器的CIN进位输入端。
3）当M=0时，CIN=0，b[4..1]⊕M= b[4..1]⊕0= b[4..1]，加法器实现a[4..1]+b[4..1]；当M=1时，CIN=1，b[4..1]⊕M= b[4..1]⊕1 = b[4..1]’，加法器实现a[4..1]+b[4..1]’+1，即a[4..1]-b[4..1]。
4）根据真值表和逻辑函数画逻辑图。
根据上式可以画出如图一所示的逻辑图。
图一4位并行加法器(74283)设计一个可以做加法和减法器逻辑图
5.实验结果
1) 4位并行加法器(74283)设计一个可以做加法和减法器逻辑图仿真后，波形图如图二所示。
图二4位并行加法器(74283)设计一个可以做加法和减法器仿真波形图
2）4位并行加法器(74283)设计一个可以做加法和减法器逻辑图仿真后，波形图展开如图三所示。
图三4位并行加法器(74283)设计一个可以做加法和减法器仿真波形图展开。