CMOS 数控振荡器设计

CMOS 数控振荡器设计

1 引言

随着数字信号处理数字信号处理越来越广泛的应用，数字锁相环DPLL（Digital Phase Lock Loop）在现代集成电路设计中也越来越普遍，特别是在数字信号处理器DSP 和微处理器这类高性能数字电路应用中，数字锁相环更是一种必不可少的电路。与传统的模拟锁相环（Analog Phase-Locked Loop）相比，由于数字锁相环较少采用高阻值电阻、电容以及电感等非线性器件，可以采用与高速数字逻辑电路相兼容的制造工艺来设计和制造，也更加容易在数字系统中应用。

一个典型的数字锁相环结构，数控数控振荡器振荡器DCO（Digital-Controlled Oscillator）是其中最关键和核心的部分。数控振荡器DCO 输出了可变频率的振荡波形，决定了整个锁相环的噪声性能和功耗。数字时间转换器（Time - to - DigitalConverter）输出了参考时钟和反馈来的输出时钟之间的相位差，一个数字环形滤波器（Digital LoopFilter）代替了模拟环形滤波器来控制DCO，由与参考时钟的相位差来控制DCO 输出或高或低的振荡频率，输出振荡信号由负反馈送到数字时间转换器，使相位差减小，最终让输出信号频率与参考时钟频率一致，即达到相位锁定。整个DCO 因此不再需要含有电容或电感，同时也减少漏电流和电源噪音的问题。

图1 数字锁相环的基本结构

2 电路结构和原理

数控振荡器有多种实现结构，本文设计了一种完全采用静态CMOSCMOS 逻辑电路的DCO 结构，该DCO基于由CMOS 反相器构成的环形振荡器，其电路结构。

图2 电路结构图

，每一级环形振荡器均是5 个CMOS反相器串联，并构成闭环负反馈回路，每个反相器的输出也与下一级环形振荡器对应的反相器输出相连。根据巴克豪森准则：振荡器要产生振荡，那么环路增益必须大于等于一且总相移有360°。因此环路中进行反相的次数必须是奇数，三个以上的奇数个CMOS 反相器串联闭环回路，在一个微小的激励下都能够产生振荡。单级环形振荡器的振荡频率由反相器个数和其本征延迟决定，用n 表示反相器个数，tr 表示反相器上升沿延迟，tf 表示反相器下降沿延迟，频率可以用下式表示为：

反相器下降延迟t f 和上升延迟t r 根据下列公式定义，式中Rn、Rp 分别为图2（b）中反相器PMOS管M0、M1 和NMOS 管M2、M3 的等效电阻，Cout 为反相器输出电容。

设置电路中所有MOSFET的沟道长度都为90nm工艺设计规范的默认值0.1 μ m。因为在常温下N 沟道中的电子迁移率大约是P 沟道中的空穴迁移率的2~3 倍，因此设置PMOS 管的宽度Wp 是NMOS 管宽度Wn 的2 倍，使反相器中NMOS 管和PMOS 管的等效电阻近似相等，即Rn=Rp，也就使tr=tf。

下降延迟t r 和上升延迟t f 相等可以让环形振荡器产生对称性比较好的波形，提高振荡器的抗噪声性能。

1 引言

随着数字信号处理越来越广泛的应用，数字锁相环DPLL（Digital Phase Lock Loop）在现代集成电路设计中也越来越普遍，特别是在数字信号处理器DSP 和微处理器这类高性能数字电路应用中，数字锁相环更是一种必不可少的电路。与传统的模拟锁相环（Analog

Phase-Locked Loop）相比，由于数字锁相环较少采用高阻值电阻、电容以及电感等非线性器件，可以采用与高速数字逻辑电路相兼容的制造工艺来设计和制造，也更加容易在数字系统中应用。

一个典型的数字锁相环结构，数控振荡器DCO（Digital-Controlled Oscillator）是其中最关键和核心的部分。数控振荡器DCO 输出了可变频率的振荡波形，决定了整个锁相环的噪声性能和功耗。数字时间转换器（Time - to - DigitalConverter）输出了参考时钟和反馈来的输出时钟之间的相位差，一个数字环形滤波器（Digital LoopFilter）代替了模拟环形滤波器来控制DCO，由与参考时钟的相位差来控制DCO 输出或高或低的振荡频率，输出振荡信号由负反馈送到数字时间转换器，使相位差减小，最终让输出信号频率与参考时钟频率一致，即达到相位锁定。整个DCO 因此不再需要含有电容或电感，同时也减少漏电流和电源噪音的问题。

图1 数字锁相环的基本结构

2 电路结构和原理

数控振荡器有多种实现结构，本文设计了一种完全采用静态CMOS 逻辑电路的DCO结构，该DCO基于由CMOS 反相器构成的环形振荡器，其电路结构。

图2 电路结构图

，每一级环形振荡器均是5 个CMOS反相器串联，并构成闭环负反馈回路，每个反相器的输出也与下一级环形振荡器对应的反相器输出相连。根据巴克豪森准则：振荡器要产生振荡，那么环路增益必须大于等于一且总相移有360°。因此环路中进行反相的次数必须是奇数，三个以上的奇数个CMOS 反相器串联闭环回路，在一个微小的激励下都能够产生振荡。单级环形振荡器的振荡频率由反相器个数和其本征延迟决定，用n 表示反相器个数，tr 表示反相器上升沿延迟，tf 表示反相器下降沿延迟，频率可以用下式表示为：

反相器下降延迟t f 和上升延迟t r 根据下列公式定义，式中Rn、Rp 分别为图2（b）中反相器PMOS管M0、M1 和NMOS 管M2、M3 的等效电阻，Cout 为反相器输出电容。

设置电路中所有MOSFET的沟道长度都为90nm工艺设计规范的默认值0.1 μ m。因为在常温下N 沟道中的电子迁移率大约是P 沟道中的空穴迁移率的2~3 倍，因此设置PMOS 管的宽度Wp 是NMOS 管宽度Wn 的2 倍，使反相器中NMOS 管和PMOS 管的等效电阻近似相等，即Rn=Rp，也就使tr=tf。

下降延迟t r 和上升延迟t f 相等可以让环形振荡器产生对称性比较好的波形，提高振荡器的抗噪声性能。

每一级的5 个CMOS 反相器由一个高电平有效的输入信号控制，同时打开或者关闭，让DCO 中的环形振荡器逐级打开或者逐级关闭。当打开的环形振荡器级数越多，电路中的振荡电流越强，电路输出的振荡频率就越快。反之，当打开的环形振荡器级数越少，电路中的振荡电流减弱，但因为整个DCO中的环形振荡器总级数是一定的，因此整个DCO 中的等效电容并没有减少，所以输出的振荡频率就会下降。因此，该数控振荡器是通过控制打开的环形振荡器级数，数字化地控制振荡频率，在DPLL中需要一个前置的数字环形滤波器提供输入信号，控制各级振荡器的打开或关闭。

当所有环形振荡器都打开时，无论该DCO 中总共有多少级环形振荡器，DCO 输出的振荡波形的最大频率fmax 都为式（1）表示的单个环形振荡器振荡频率。输出的最小频率fmin 也就是当只有一级环形振荡器打开时的DCO 输出频率。由此分析，DCO 的增益可以如下式表示，