第5章 触发器-习题答案

第五章触发器

5.1 画出如题图5.1所示的基本RS触发器输出端Q、Q的电压波形图。S和R的电压波形如图5.1(b)

所示。

题图5.1

解：波形如图：

5.2 或门组成的基本RS触发器电路如题图5.2(a)所示，已知S和R的波形如题图5.2(b)所示。试画

出Q、Q的波形图。设触发器的初态Q=0。

题图5.2

解：波形如图：

5.3 题图5.3所示为一个防抖动输出开关电路。当拨动开关K时，由于开关接通瞬间发生振颤，R

和S的波形如图中所示，请画出Q和Q端的对应波形。

题图5.3

解：波形如图：

5.4有一时钟RS触发器如题图5.4所示，试画出它的输出端Q的波形。初态Q=0。

题图5.4

解：波形如图：

5.5 设具有异步端的主从JK 触发器的初始状态Q = 0，输入波形如题图5.5所示，试画出输出端Q

的波形。

题图5.5

解：波形如图：

5.6 设题图5.6的初始状态为2Q 1Q 0Q = 000，在脉冲CLK 作用下，画出0Q 、1Q 、2Q 的波形（所用

器件都是CD4013）。S D 、R D 分别是CD4013高电平有效的异步置1端，置0端。

题图5.6

解：波形如图：

5.7 设题图5.7电路两触发器初态均为0，试画出1Q 、2Q 波形图。

题图5.7

解：波形如图：

5.8 已知CMOS 边沿触发结构JK 触发器CD4207各输入端的波形如题图5.8所示，试画出Q 、

Q 端的对应波形，设初态Q = 0。S D 为高电平置1端，R D 为高电平置0端，电路为CLK 上升沿触发。

题图5.8

解：波形如图：

5.9 如题图5.9所示，利用CMOS 边沿触发器和同或门组成的脉冲分频器。试分析它在一系列CLK

脉冲作用下的1Q 、2Q 和Y 的波形（初始状态120Q Q ==）。

题图5.9

解：波形如图：

5.10 设题图5.10中各个触发器的初始状态皆为Q = 0，试画出每个触发器Q 端波形。

题图5.10

解：波形如图：

5.11 电路如题图5.11所示。试对应CLK 1画出CLK 2、1Q 、2Q 和Y 的波形（初态1Q = 2Q = 0）。

CLK 1为连续脉冲。

题图5.11

解：波形如图：

5.12 试将T 触发器分别转换成D 触发器和JK 触发器。 解：1）T→D Q n+1=T ⊕Q n Q n+1=D

∵ T ⊕Q n+1=D ∴T=D ⊕Q n 2）T→JK Q n+1=T ⊕Q n Q n+1=n n

JQ KQ +

∵ T ⊕Q n =n

n

JQ KQ + ∴T=（n n JQ KQ +）⊕Q n =n n

JQ KQ +

电路如图：

5.13 设计一个四人抢答电路，要求如下：

（1）每个参加者控制一个按键，用其发出抢答信号。 （2）主持人有一个控制按键，用于将电路复位。

（3）开始后，先按动按钮者将其对应的发光二极管点亮，其他三人对该电路不起作用。 解：设计电路如图：

5.14 电路如题图5.14所示，初态1Q =2Q = 0，试根据CLK 、J 1的波形画出1Q 、2Q 的波形。

题图5.14

解：波形如图：

5.15 试画出JK 、D 、T 三种触发器的状态图。 解：D-FF 状态图

T-FF 状态图

JK-FF状态图

R、A、B波形画出Q端波形。

5.16 电路如题图5.16所示，试根据CLK、D

题图5.16

解：波形如图：

5.17 电路图如题图5.17所示，试根据CLK、D

R、A端的波形画出Q端的波形。

题图5.17

解：波形如图：

5.18 电路图如题图5.18所示，触发器的初态1Q =2Q = 0，试画出CLK 信号下1Q ，2Q ，V O 的对应波

形。

题图5.18

解：波形如图：

5.19 触发器组成题图5.19所示电路。图中FF 1为维持-阻塞D 触发器，FF 2分别为边沿JK 触发器和

主从JK 触发器（图中未画出），试画出在时钟CLK 作用下Q 1、Q 2的波形。

题图

5.19

CLK

解：

由触发器的特性可知，Q 1将随CLK 的上升沿而翻转；由JK 触发器的特性可知，Q 2状态是否改变与Q 1状态有关。若Q 1=1，Q 2在CLK 下降沿处翻转，而当Q 1=0时，Q 2状态维持不变。

当FF 2为边沿J-K 触发器时，Q 1、Q 2（设Q 1、Q 2初态均为0）和CLK 的波形见图（a ）。图中Q 1状态在CLK 上升处翻转，Q 2状态仅在Q 1=1情况下且有CLK 下降沿处翻转。

当FF 2为主从J-K 触发器时，Q 1、Q 2和CLK 的波形见图 (b)。Q 1状态和图(a)相同。Q 2状态由1变0出现在CLK 2，CLK 4，CLK 6，CLK 8的下降沿处，而不象图(a)中出现在CLK 3，CLK 7的下降沿处。其理由是主从J-K 触发器存在一次变化问题。当CLK 2上升到达时，Q 1=1不会马上回0，而是要经过一个D 触发器的延迟时间（约为2—3个门的t pd ），在这段时间内JK 触发器的K 端为1，因此主触发器接收K=1的信号而使主触发器的Q ’=0，Q ’=1，尽管K 端为1的信号只保留短暂的瞬间便很快回到0，但主触发器的状态不再发生变化，因而在CLK 2下降沿到达时，电路状态Q n+1也由1变0。CLK 4，CLK 6，CLK 8的情况和CLK 2相同。

(a) (b)

5.20 题图5.20(a)电路的输入波形如图5.20(b)所示，试画输出Q 1、Q 2波形。设初始状态均为0。

(a) (b)

题图5.20

解：

由图(a)电路可见，触发器FF 1是一个T 触发器，其时钟脉冲是A 波形，上升边触发；触发器FF 2是一个由JK 触发器构成的D 触发器，其输入是Q 1，其时钟脉冲是B 波形，下降边沿触发。由此可得触发器的输出波形如图所示。

说明如下：

(1) t ≤t 0时，Q 1=Q

2=0，处于初始状态

Q

1Q

2 CLK 1 2

3

4

5

6

7 8

Q 1 CLK 1 2 3 4 5 6 7 8 A 2 B A B B A Q 1 Q 2 t 0 t 1 t 2 t 3