VHDL和VerilogHDL的区别
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1、用MOORE型状态机设计一个具有双向步进电动机控制实验：该控制电路有三个输入信号：clk时钟信号，clr复位信号，dir方向控制信号。输出信号为phase[3..0]用来控制步进电机的动作。当dir=1时要求phase[3..0]按照“0001”，“0010”，“0100”，“1000”的顺序变化；当dir=0时要求phase[3..0]按照“0001”，“1000”，“0100”，“0010”的顺序变化。
module moore1(clk,clr,dir,phase);
input clk,clr,dir;
output[3:0] phase;
reg[3:0] phase;
reg[1:0] state;
parameter s0='b00,s1='b01,s2='b10,s3='b11;
always@(posedge clk)
begin
if(clr)begin
phase<='b0000;state<=s0;end
else
begin
case(state)
s0:if(dir) begin
phase<='b0010;state<=s1;end
else
begin
phase<='b1000;state<=s3;end
s1:if(dir) begin
phase<='b0100;state<=s2;end
else begin
phase<='b0001;state<=s0;end s2:if(dir) begin
phase<='b1000;state<=s3;end
else begin
phase<='b0010;state<=s1;end s3:if(dir) begin
phase<='b0001;state<=s0;end
else begin
phase<='b0100;state<=s2;end endcase
end
end
endmodule