数字电子技术第5章习题解答

第5个CLK的上升沿产生后，从触发器的控制门被封锁，从触发器的基本RS触发器的交叉耦合作用，使输出状态不能确定（即可能是0状态、也可能是1状态，图5-12中用虚线表示）。
第5个CLK的下降沿产生后，触发器的状态随主触发器的状态而改变，即1状态。据此，可画出波形图如图5-12所示。
5-10带异步输入的脉冲触发的SR触发器中，各输入端的信号波形如图5-13所示，试画出Q、Q'端对应的波形。异步输入信号SD=0。
（3）第3个高电平期间，S=1，R=0，Q=1，Q’=0。
（4）第4个高电平期间，S=1，R=1，输出为11态，随后，S=0，R=1，Q=0，Q’=1。
（5）第5个高电平期间，S=0，R=0，输出保持；随后，S=1，R=0，Q=1，Q’=0；接着，S=0，R=0，输出保持；最后，S=0，R=1，Q=0，Q’=1。
图5-6
5-7已知电平触发的D触发器，若CLK、D的电压波形如图5-7所示，试画出Q和Q’端对应的电压波形。设触发器的初始状态为Q=0。
解：触发器为下降沿触发，标出每个时钟信号的下降沿。触发器初始状态为0。
（1）第1个下降沿，D=1，Q=1，Q’=0。
（2）第2个下降沿，D=0，Q=0，Q’=1。
（3）第3个下降沿，D=1，Q=1，Q’=0。
5-3.试问电平触发方式的触发器能构成具有翻转功能的触发器吗？为什么？
解：不能。电平触发方式的触发器，在整个电平有效期间内，均可以接收信号建立状态，因此，若构成具有翻转功能的触发器，将会在整个电平有效期间内不断地接收信号实现翻转，会出现空翻现象。
5-4.已知基本RS触发器电路中，输入信号端RD’和SD’的电压波形如图5-1所示，试画出图示电路的输出端Q和Q’端的电压波形。
（4）输入端RD’=1，SD’=0，Q=1，Q’=0；随后RD’=SD’=0，触发器输出为11态；最后RD’=0，SD’=1，Q=0，Q’=1。
图5-2
5-5图5-3所示电路为一个防抖动输出的开关电路。当拨动开关S时，由于开关触点接通瞬间发生震颤，SD’和RD’的电压波形如图所示，试画出Q、Q’端对应的电压波形。
解： 触发器初始状态为0，触发器为脉冲触发方式，有效电平为高电平，在下降沿建立状态。
第1、2、3个CLK高电平期间，输入信号S、R均未发生变化，次态取决于CLK下降沿到来时刻的S、R的状态。
第4个CLK高电平期间，输入信号S发生变化，SR=11，主触发器被置成“11”态（即Q与Q’均为1）；当CLK下降沿到来时，触发器随之被置成“11”态，“11”态为不定态。
5-11在脉冲触发的JK触发器中，各输入端波形如图5-15所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。
解：因主从JK触发器的输入信号J、K在CLK高电平期间均未发生变化，因此，触发器的状态取决于CLK下降沿到来时刻的输入信号J、K的状态。据此，可画出波形图如图5-16所示。
5-12在脉冲触发的T触发器中，各输入端波形如图5-17所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。
解： 触发器Q1、Q2的初始状态均为0，则Y=0。同时，Y反馈至两个D触发器的输入端。
画Q1、Q2波形时，上边的D触发器为上升沿触发，下边的D触发器为下降沿触发。据此，可画出波形图如图5-32所示。
5-20门电路与触发器组成的电路如图5-33所示，写出次态（Q1*、Q2*）与现态及输入变量的表达式；画出在给定输入信号CLK、A、B下的Q1、Q2波形。设各触发器的初始状态均为0。
解：该JK触发器有异步输入信号，要考虑异步输入信号对触发器状态的影响，触发方式为下降沿触发。据此，可画出波形图如图5-26所示。
5-17触发器构成的电路如图5-27所示，已知CLK波形，试画出Q1、Q2的波形。设触发器Q1、Q2的初始状态均为0。
解： 图中所示电路，D触发器构成T’触发器，在每个CLK的上升沿输出状态翻转。
（4）第4个下降沿，D=1，Q=1，Q’=0。
（5）第5个下降沿，D=0，Q=0，Q’=1。
图5-8
5-8如图5-9所示电路中各触发器的初始状态皆为Q=0，试画出在CLK信号连续作用下，各触发器输出端的电压波形。
解：
图5-10
5-9脉冲触发的SR触发器中，各输入端的信号波形如图5-11所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。
解： 画波形时要注意Q2’作为左边触发器的异步复位信号。据此，可画出波形图如图5-54所示。
画Q2波形时，要考虑CLK上升沿到来时刻之前Q1的状态。据此，可画出波形图如图5-30所示。
5-19边沿触发的D触发器构成的脉冲分频电路如图5-31所示，已知CLK波形，试画出Y的波形。设触发器Q1、Q2的初始状态均为0。
5-14在边沿触发的D触发器中，各输入端波形如图5-21所示，试画出Q、Q'端对应的波形。
解：如图5-45所示，触发器有异步输入信号，当异步输入信号有效时（即SD’=0），触发器被置成1状态。当异步输入信号无效时（即SD’=1），触发器的状态取决于同步信号。本题Q*=D1D2。据此，可画出波形图如图5-22所示。
解：（1）标出所有输入信号变化的边沿，在每一段内根据基本RS触发器的输入输出画出Q和Q’端波形；
（2）输入端RD’=0，SD’=1，Q=0，Q’=1；随后RD’=SD’=0，触发器输出为11态；
（3）输入端RD’=1，SD’=0，Q=1，Q’=0；随后RD’=0，SD’=1，Q=0，Q’=1；在RD’=SD’=1，触发器输出保持不变；
图中所示电路，JK触发器构成T触发器，当Q1输出高电平时，Q2翻转；当Q1输出低电平时，Q2保持。据此，可画出波形图如图5-28所示。
从Q1、Q2的波形可看出，Q1对CLK实现2分频；Q2对CLK实现4分频。
5-18触发器构成的电路如图5-29所示，已知CLK波形，试画出Q1、Q2的波形。设触发器Q1、Q2的初始状态均为0。
解：
图5-4
5-6.已知电平触发的SR触发器，若CLK、S、R的电压波形如图5-5所示，试画出Q和Q’端波形。设触发器的初始状态为Q=0。
解：高电平触发的SR触发器，在整个高电平期间接收信号建立状态，标出高电平的边沿。
（1）触发器初始状态为0。第1个高电平期间，S=1，R=0，Q=1，Q’=0。
（2）第2个高电平期间，S=0，R=1，Q=0，Q’=1。
解：触发器的次态取决于CLK下降沿到来时刻的T的状态。据此，可画出波形图如图5-18所示。
5-13在边沿触发的D触发器中，各输入端波形如图5-19所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。
解：从触发器的逻辑符号可看出，该触发器为上升沿触发。当每个CLK的上升沿到来时，触发器的状态取决于输入信号D的状态。据此，可画出波形图如图5-20所示。
解： 左边电路波形如图5-34所示，触发方式为上升沿触发。
右边电路波形如图5-35所示，触发方式为下降沿触发。
5-2.试问电平触发的SR触发器和基本RS触发器在电路结构和动作特点上有哪些不同？
解：电平触发的SR触发器电路结构中有时钟信号，输入端是在时钟信号的控制下对触发器作用，只有当时钟信号在有效状态下，输入信号才能使触发器接收信号建立状态，而基本RS触发器电路结构中没有时钟信号，输入信号直接对触发器作用。
解： 触发器有异步输入信号，因此当异步输入信号有效时，触发器的状态取决于异步输入信号，因此触发器的初始状态为0，且一直保持到第1个CLK的下降沿。
在异步输入信号无效时，取决于输入信号S和R的状态，触发器被置成1状态。
其他波形依次画出。据此，可画出波形图如图5-14所示。
第5章习题解答
5-1.为什么基本RS触发器的输入信号需要遵守SD’+RD’=1的约束条件？
解：基本RS触发器的输入信号同时为0时，触发器输出端Q=Q’=1，这时我们称为11态。但是，若SD’和RD’同时无效回到1后，基本RS触发器的输出状态将由两个与非门的传输延迟时间决定，即输出状态将无法确定。因此，此状态称为不定状态，使用时应避免这种情况发生。
5-15在边沿触发的T触发器中，各输入端波形如图5-23所示，试画出Q、Q'端对应的波形。
设触发器的初始状态为0。
解：从触发器的逻辑符号可看出，该触发器为上升沿触发。当每个CLK的上升沿到来时，触发器的状态取决于输入信号T的状态。据此，可画出波形图如图5-24所示。
5-16带异步输入信号的边沿触发JK触发器中，各输入端波形如图5-25所示，试画出Q、Q'端对应的波形。