北方民族大学09-10学年春季学期EDA技术试卷(A卷)

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北方民族大学试卷

课程代码： 01100032 课程： EDA 技术基础 (A 卷)

一、填空题（每空2分，共30分）

1、利用EDA 技术进行电子系统设计的最后目标完成___________________的设计和实现。

2、现代数字系统的设计采用___________________________的设计方法。

3、可编程逻辑器件从结构上可分为两大类： _________________________ 结构器件和______________________________结构器件。

4、知识产权核简称IP 核，它分为 固核、_____________和_______________。

5、__________________和__________________是设计实体的基本组成部分，它们构成最基本的VHDL 程序。

6、在VHDL 中，所有合法的___________________都必须放在PROCESS 语句中。

7、EDA 开发工具可以完成两种不同级别的仿真测试： 和_____________________。

8、从状态机的信号输出方式上分有_________________和__________________两种状态机。

9、目前被IEEE 确立为标准硬件描述语言的是VHDL 和_____________。

10、8个状态的一位热码编码状态机中, 采用________________位触发器来表示编码位数。

二、单项选择题（每题2分，共20分）

1、将设计的系统或电路按照EDA 开发软件的要求的某种形式表示出来，并送入计算机的过程称为（ ）。

A/ 设计输入 B/ 设计输出 C/ 仿真 D/ 综合 2、在EDA 工具中，能完成在目标系统器件上布局布线的工具软件称为（ ）。 A/ 仿真器 B/ 综合器 C/ 下载器 D/ 适配器 3、执行QUARTUS Ⅱ的（ ）命令，可以检查设计电路错误。

A/ Create Default Symbol B/ Start Compilation C/ Simulator D/ Timing Analyzer 4、QUARTUS Ⅱ的图形设计文件类型是（ ）。

A/ .v B/ .bdf C/ .vhd D/ .vwf 5、VHDL 常用的库是（ ）标准库。

A/ IEEE B/ STD C/ WORK D/ PACKAGE

6、在VHDL 的并行语句之间，可以用（ ）来传递信息。

A/ 信号 B/ 常量 C/ 变量 D/ 标量 7、在VHDL 中，用词句（ ）表示检测clock 的下降沿。

A/ clock’EVENT B/ rising_edge(c,ock) C/ clock’EVENT AND clock=’0’ D/ clock=’1’ 8、在VHDL 中，（ ）不能将信息带出对它定义的当前设计单元。

A/ 信号 B/ 常量 C/ 变量 D/ 数据 9、 VHDL 的设计实体可以被高层欠的系统（ ），成为系统的一部分。

A/ 输入 B/ 输僺 C/ 仿真 D/ 调用 10、使用QUARTUS Ⅱ工具软件建立仿真文件，应采用（ ）模式。

A/ 图形编辑 B/ 文本编辑 C/ 符号编辑 D/ 波形编辑

三、分析题（每题6分，共30分）

1、画出与下例实体描述对应的逻辑符号图. ENTITY dxxy IS

PORT (CLK ,CLR,SN: IN STD_LOGIC ；

C : OUT STD_LOGIC ；

Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))； END dxxy ；

2、判断下面程序中是否有错误，若有则指出错误所在，并给出正确程序。 LIBRARY IEEE ；

USE IEEE.STD_LOGIC_1164.ALL ； ENTITY MUX21 IS

PORT （A ，B ，SEL ：IN STD_LOGIC ；

C ： OUT STD_LOGIC ）；

END SAM1；

ARCHITECTURE SAM1 OF MUX21 IS BEGIN

IF SEL=0 THEN C ：=A ；ELSE C ：=B ； END IF ； END MUX21；

题目 一

二

三

四

总成绩

复核

得分 阅卷教师

电气信息工程 学院

信息工程 专业 2007 级 班 姓名: 学号:

2009—2010学年春季学期期末考试试题。

------------------------------------密------------------------------------封------------------------------------线---------------------------------

3、分析以下程序，画出电路内部结构图（已知结构体输入为：ME，YOU，输出为：SHE，HE）…………………

ARCHITECTURE one OF OUR IS

COMPONENT dxxy IS

PORT ( x，y : IN STD_LOGIC；

w，z : OUT STD_LOGIC)；

END COMPONENT ；

COMPONENT xinxi IS

PORT (a，b : IN STD_LOGIC；

c : OUT STD_LOGIC)；

END COMPONENT；

SIGNAL d，e，: STD_LOGIC；

BEGIN

u1 : xinxi PORT MAP(a=>ME，b=>YOU，c=>d)；

u2 : xinxi PORT MAP(a=>d，b=>ME，c=>e)；

u3 : dxxy PORT MAP(x=>d，y=>e，w=>SHE, z=>HE)；

END ARCHITECTURE one；4、分析以下状态机，画出状态转换图。

………………

COM:PROCESS(current_state, state_Inputs)

BEGIN

CASE current_state IS

WHEN s0 => comb_outputs<= 2；IF state_inputs = "00" THEN next_state<=s3；ELSE next_state<=s2；END IF；

WHEN s1 => comb_outputs<= 5；IF state_inputs = "11" THEN next_state<=s0；ELSE next_state<=s2；END IF；

WHEN s2 => comb_outputs<= 8；IF state_inputs = "10" THEN next_state <=s3；ELSE next_state <= s0；

END IF；

WHEN s3 => comb_outputs <= 7；IF state_inputs = "01" THEN next_state <=s1；ELSE next_state <= s2；

END IF；

END CASE；

END PROCESS；

………………..

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